面向功耗优化的高速电路均衡结构设计

论文总字数：26215字

摘 要

为了满足未来片内带宽的需要，高速输入/输出电路每个信道的数据速率以及电源效率都必须被提高。为了改变带限信道上的数据速率，各种各样的均衡电路被用来补偿由信道衰减带来的信号完整性问题。但是，均衡电路增加了系统的复杂度，造成了能量和面积的耗费，因此，有必要选择合适的输入/输出均衡结构以符合系统的能耗预算。

本文对给定数据速率，信道类型和工艺技术节点条件下的高速均衡电路的能耗优化设计进行了分析和研究。该流程集链路统计分析技术和电路能量估计于一身，其中能量估计基于由连续电流密度方法提取出的晶体管参数。在满足基本要求情况下实现输入/输出能耗的优化，该方法能选取最佳的均衡结构，电路逻辑类型和发送输出摆幅。

本文还着重研究了高速均衡电路中的前馈均衡器，以消除和减轻信道对信号传输的影响。本文在介绍了均衡器基本结构和工作原理的基础上，根据设计指标要求，选择3抽头分数间隔前馈均衡器结构，包括带固定抽头系数的延时线、乘法器、加法器和输出缓冲电路等模块。在延时线和输出模块中采用了有源电感峰化技术拓展带宽从而满足带宽的设计要求。论文最后给出了基于0.18μm CMOS工艺的高速前馈均衡器电路的设计和仿真结果。

关键词： 高速均衡电路 能量效率优化 前馈均衡器 延时线 带宽拓展

Abstract

Both power efficiency and per-channel data rates of high-speed input/output links must be improved in order to support future inter-chip bandwidth demand. In order to scale data rates over band-limited channels, various types of equalization circuitry are used to compensate for frequency-dependent loss. However, this additional complexity introduces power and area costs, requiring selection of an appropriate I/O equalization architecture in order to comply with system power budgets.

This paper presents a design flow for power optimization of high speed electrical links at a given data rate, channel type, and process technology node, which couples statistical link analysis techniques with circuit power estimates based on normalized transistor parameters extracted with a constant current density methodology. The design framework selects the optimum equalization architecture , circuit logic style and transmit output swing for minimum I/O power.

Additionally, this paper mainly studies a high-speed feed-forward equalizer in the TSMC 0.18μm CMOS technology. A 3-tap fractionally spaced FFE is chosen after a detailed description of the generation mechanism of the ISI and the differences among different equalizers. The proposed FFE consists of a tapped delay line, a multiplier, an adder and an output buffer circuit. Active-inductive peaking circuit and capacitor-degenerated circuit are used in the delay line and the output buffer stage respectively to meet the bandwidth demand. At the same time, the taps of the FFE are set fixed to simplify the design.

Key words: High-speed equalized circuit, power efficiency optimization,feed-forward equalizer, tapped delay line, bandwidth expansion

目 录

摘 要 2

目 录 4

第一章 绪论 6

1.1 引言 6

1.2高速电路的输入/输出模型 7

1.2.1 电路框图 7

1.2.2 均衡器结构 8

1.3课题研究背景 10

1.4论文的主要内容和结构安排 10

第二章 高速均衡电路的能耗建模和优化方法 12

2.1 发射机前馈均衡器的能耗建模 12

2.2 接收机连续时间线性均衡器的能耗建模 16

2.3接收机判决反馈均衡器的能耗建模 19

2.4能耗优化方法 21

2.4.1 能耗优化流程 21

2.5 本章小结 23

第三章 前馈均衡器的电路设计 24

3.1 均衡器 24

3.1.1均衡原理 24

3.1.2 前馈均衡器抽头系数的获取 25

3.2 前馈均衡器的晶体管级设计 26

3.2.1 延时线设计 26

3.2.2 乘法器设计 30

3.2.3 加法器设计 31

3.2.4 预处理电路设计 31

3.2.5 输出缓冲电路设计 32

3.3 前馈均衡器的仿真结果 33

3.4 本章小结 36

第四章 总结与展望 37

参考文献 38

第一章 绪论

1.1 引言

提高输入/输出的能量效率对于高性能处理器是很重要的，而高性能处理器需要大量增加并行数据带宽的多核微处理器，按如今每两年提高两至三倍的带宽增长速率，预计会有超过1Tbp的总带宽。由此引发的问题是除非输入/输出的能量效率有显著提高，否则输入/输出的能量预算会强制以高于总体能量预算10%-20%的速率增长，同时性能表现不得不被牺牲以遵守热能限制。这些问题反映在近期低能量输入/输出的设计工作中，因此现在的工作重点就是在10Gbps速率附近提高输入/输出的能量效率。

虽然CMOS技术为超10Gbps的数据传输提供了足够的带宽，但有限的电信道限制了高速输入/输出速率的增加。为了实现可靠通信，均衡电路被经常用来补偿基于频率的信道损耗。然而，过分的均衡电路复杂度会将输入/输出功率耗散增加到令未来处理器不能接受的地步。因此产生了对低功耗构架技术的需要，该技术可以显著提高输入/输出能量效率以符合系统的能量预算。

剩余内容已隐藏，请支付后下载全文，论文总字数：26215字