一种小数分频器仿真

论文总字数：14555字

摘 要

在当今的集成电路中，频率合成器有着举足轻重的地位。如你所知，小数分频器是一个十分关键的部分，它的各项指标决定了频率合成器的效果。利用EDA软件设计一种Sigma-delta小数频率合成器，建立锁相环路，完成数模混合仿真，整个小数分频器达到较好的相噪要求。实现整个小数频率合成器环路仿真，实现小数分频功能，确保时序的正确性。

建立Sigma-delta调制器模型、PD模型、VCO模型、LF模型。

关键词：锁相环；Sigma-delta调制器；小数分频；鉴相器；环路滤波器；压控振荡器

Simulation of fractional divider

Abstract

In today's integrated circuits, frequency synthesizer plays an important role. As you know, decimal frequency divider is a very important part, its various indicators determine the effect of frequency synthesizer. A sigma-delta fractional frequency synthesizer is designed by EDA software to establish a phase-locked loop and complete digital-analog hybrid simulation. The whole fractional divider achieves better phase noise requirements. The whole fractional frequency synthesizer loop simulation is realized, and the fractional frequency division function is realized to ensure the correctness of the timing.

A Sigma-delta modulator model, a PD model, a VCO model, and an LF model are established.

Keywords:phase-locked loop; Sigma-delta modulator; fractional frequency division; phase detector; loop filter; voltage-controlled oscillator

目录

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第一章 绪论 1

1.1 课题选题背景 1

1.2 小数分频器应用的意义 1

1.3 本章小结 1

第二章PLL锁相环小数分频器及Sigma-delta调制器 2

2.1 PLL锁相环原理及电路 2

2.2 PLL锁相环电路器件概况 2

2.3 Sigma-delta调制器介绍及其与PLL锁相环电路关系 3

2.4 相位噪声 3

2.5 本章小结 5

第三章 Sigma-delta调制器的设计 6

3.1 一阶Σ-Δ调制器结构和量化噪声 6

3.2 单环Σ-Δ调制器与MASH 1-1-1 Σ-Δ调制器 7

3.3 三阶MASH 1-1-1 Σ-Δ调制器的设计 9

3.4 本章小结 10

第四章 PLL电路中各部分的设计 11

4.1 VCO压控振荡器的设计 11

4.2 PD鉴相器的设计 13

4.3 电荷泵的设计 15

4.3 LF环路滤波器的设计 16

4.4 PLL设计系统组成原理框图与整个环路仿真 17

4.5 本章总结 20

第五章 结束语 21

5.1 总结 21

5.2 展望 21

致 谢 23

参考文献 24

第一章 绪论

在当今各种电子技术迅速发展大背景下，小数分频器本身作为频率合成器的核心部件，时代对它性能指标的要求相比过去更加严格。通过在宽带，低灵敏度时间，高频率稳定性，可编程将其分频，可以获得任意的单个频率间隔，消除了高工作频率和小频率间隔之间的矛盾，并且可以实现具有频率分辨率的频率合成。与整数频率合成器相比，它具有更多的优点，比如更高的精度，更短的反应时间和对信号的丢失比较少，噪声也相对较低。

1.1 课题选题背景

小数分频频率合成器在无线传感网、移动通信等等领域有着非常广泛的应用。可作为本地振荡器的信号源，和输入信号频率产生混频输出。小数分频器的频率分辨率较高，对相位噪声要求也较高。

要模拟整个分数分频器环路并在数字仿真环境中进行混合和仿真，需要一种系统仿真设计方法。在整个回路设计中提供有意义的指导，以实现快速电路设计和循环由于高相位鉴别频率和高频分辨率之间的差异，传统的单锁相环频率合成技术具有一定的局限性。如果需要提高频率分辨率，则需要降低相位检测频率，但降低相位检测频率会缩小环路带宽，需要不停地切换频率从而增加了切换的时间，环路功率纹波也需要提高。加剧了噪声了出现，降低系统的稳定性。小数频率锁相环可以进行各个频率的分割。将VCO锁定到参考频率的分谐波，这解决了鉴别频率和高频分辨率之间的矛盾。并影响VCO相位噪声的抑制。小数分频器使用∑-△调制噪声整形技术处理数字信号的量化误差，将量化噪声移位到频率上限，并通过环路的低通滤波器对其进行滤波，减少噪音。杂散会变得不那么明显，频率分辨率也会得到提高。

1.2 如今使用小数分频器的必要性

小数频分频器在锁相环电路处于压控振荡器和鉴频器中间，使得频率可以快速的被选择并且有高质量的输出。这也是与小数和整数分频器的区别，下文中也会详细介绍。主要功能如下：（1）高频信号降低为低频输入信号。（2）参数的改变从而控制压控振荡器的输出。它可以用作本地振荡器源，产生输入信号频率和混合输出。小数分频器的频率分辨率较高，对相位噪声要求也较高。需要一种系统的仿真设计方法，将整个小数频率分频器环路进行仿真，在数字模拟环境下混和仿真。为整个环路设计提供有义的指导和方向，便于快速设计电路和环路。小数分频频率合成器信号频率产生混频输出。小数分频器的频率分辨率较高，对相位噪声要求也较高。可作为本地振荡器的信号源，和输入需要一种系统的仿真设计方法，将整个小数频率分频器环路进行仿真，混和仿真在数字模拟环境下进行。

现在的电子设计，数字系统占据更大的市场，电子系统将会向数字电子和集成电子转变。在数字方面，我们需要保证时钟之间的配合，在时序数字电子方面，如果我们没有时钟就没有办法。在设计的时候，往往需要将时钟除以一定的倍数，这样可以使得时钟频率多样化。那么这个时候就要引入分频器。过去的分频器都是对1，2，3这样的整数进行分频，显得很不科学，而且很多时候得不到精确的分频频率，在这种情况下，需要更加适合当今电子电路的分频器。从而获得连续随机的分频，从而应用更多的电子系统当中。

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