论文总字数：16136字

摘 要

本文是通过利用查表法在FPGA上实现自然对数的高速运算器，我们利用查表法来实现对数的高速运算，然后通过case 语句来实现查表法，在Verilog中我们还可以使用其他的查找表格的方式但这样会出现延时会比较久，我们设计的速度要求比较高这样使用Case语句能节约时钟节拍。通过实验结果可以了解到查表法的精髓就是随查找的准确度增加那么查表法所要使用的存放数据的小个体就会呈指数增加，它具有高速度特性，对于处理数据的速度具有保障。

关键词：对数运算、查表算法、FPGA、对数变换器

Abstract

This article is by using a look-up table to achieve the natural logarithm of the high-speed calculator on FPGA, we use a lookup table to achieve high-speed operation of the number, and then to achieve the look-up table by case statements in Verilog, we can also use other the lookup table but this way there will be more long delay, the speed of our design requirements are relatively high so using a Case statement savings to beat the clock. The experimental results can understand the essence of the look-up table is looking to increase the accuracy with so small an individual look-up table to be used to store data will increase exponentially, it has the characteristics of high speed for data processing speed has protection.

Keywords: logarithm look-up table algorithm, FPGA, logarithmic converter

目录

摘 要 I

Abstract II

目录 1

第一章 引言 2

1.1 硬件描述语言 2

1.1.1 Verilog HDL 语言 3

1.1.2 Verilog HDL 和 Quartus II 在设计数字电路中的应用 3

1.1.3 FPGA基本结构 3

1.1.4 阻塞赋值 5

1.1.5 非阻塞赋值 6

1.2 FPGA系统设计流程 7

1.3 FPGA开发编程原理 9

第二章 对数实现总体设计方案 11

2.1对数设计方案 11

2.2 查表法对数实现方案 12

2.3 设计思想与方案论证 12

2.4 论证分析 12

第三章 模块电路设计 13

3.1 设计输入输出 13

3.2 对数Verilog设计与实现 13

3.3 HDL查表法原理 13

3.4 对数运算查表法的实现 15

第四章 基于ModelSim对数实现波形 16

4.1 TestBench设计 16

4.2 ModelSim仿真 16

4.3 ModelSim波形 18

4.4 Technology Map Viewr查看 18

第五章 结束与展望 20

致谢 21

参考文献 22

附件一 23

附件二 26

第一章 引言

微电子产品设计开发技术和电子制造工艺水平的提高的发展是支撑信息电子产品高速发展的基础。穿品设计是电子设计自动化（electronic design automatic,EDA）为代表，而后者的代表就是以微细加工技术。

当今社会是一个信息化爆炸的新时代。越来越多的产品涌入市场、技术的革新也随着产品的更新换代在不断发生改变越来，所以更多的应用被人们所热衷，当然层次不穷的发展有关信息处理的相关的技术。我们可以毫不夸张的说，信息处理技术的应用已经没有地方不存在了，而且信息处理技术正在不断地渗透到我们的生活当中，改变着我们的现在和未来的生活和世界。早在前些年的时候数字信号处理的代名词就是DSP,而现在随着工艺的不断的革新和进步以及FPGA生产的成本在不断的降低。FPGA是这一种完全硬件来完成的，在处理速度更加优于DSP,而在数字信息处理领域处理速度就是生命。

1.1 硬件描述语言

有关硬件描述语言包括：1、是对电子系统非软件行为的具体描述；2、架构的具体表述；3、数据流描述。我们可以通过这种硬件描述语言，我们也可以通过设计出来一种从顶层文件到底层文件的设计思想来完成整个数字电路系统的设计，我们通过对这些分层次的具体模块进行表述那些复杂的数字系统来满足我们的设计需求。我们想利用现在计算机运算能力的强大型来建立我们所需要的复杂的逻辑建模，再全自动的产生出我们需要的数字逻辑网表，当然通过这些生成的数字逻辑网表和工艺器件来自动的产生出非常详细的电路，并且在产生出这种电子工艺条件下的非常详细的电路的延时模型。最后再仿真验证没有任何的错误之后，用于写入 CPLD 和 FPGA 器件中。

随着笔记本电脑越来越广泛的应用，笔记本电脑也得到了非常全面的发展在这种平台上的 EDA 工具的发展，在这种搭建的平台下的 Verilog HDL仿真的综合性能也得到了很大的提升，做了这样的平台是为了推广这些新技术提供了非常厉害的平台。在现在这个时代我们国内还是只有非常少的高登等院校和一些科研单位有这样的平台和EDA实用工具，对我们的设计发展都是一些不利的影响，大部分的科研单位只是做一些很皮毛的一些设计譬如做线路图和版图级的一些仿真和设计的东西，这些都是一些很简单的工作，然而利用 Verilog HDL的进行非常繁杂的数字逻辑系统设计更是少之又少了。在当今这个时代伴随着电子系统的快速的发展，Verilog HDL语言已经成为电子设计人员必不可少的一种开发语言工具。

1.1.1 Verilog HDL 语言

Verilog HDL 是在 1983 年，由 GDA（Gate Way Design Automatio）公司的 Phil Moorby首创的。Phil Moorby 后来成为 Verilog－XL 的主要设计者和（cadence Design System)的第一个合伙人。在 1984-1985 年 Moorby 设计出第一个关于 Verilog－XL 的仿真器，1986年他对 Verilog HDL 的发展又作出另一个巨大贡献，提出了用于快速门级仿真的 XL 算法。随着 Verilog－XL 算法的成功，Verilog HDL 语言得到迅速发展。1989 年cadence 公司收购了 GDA 公司，Verilog HDL 语言成为 Cadence 公司的私有财产，1990 年，Cadence 公司公开了 Verilog HDL 语言，成立了 OVI（Open Verilog International）组织来负责 Verilog HDL 的发展。IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL 1364-1995。1987 年，IEEE 接受 VHDL(VHSIC Hadeware Description Language)为标准 HDL，即 IEEE1076-87 标准，1993 年进一步修订，定为 ANSI/IEEE1076-93 标准。现在很多 EDA 供应商把 Verilog HDL 作为其 EDA 软件输入/输出的标准。例如，Cadence、Synopsys、View logic、Mentor Graphic 等厂商都提供了 VHDL 的支持。

1.1.2 Verilog HDL 和 Quartus II 在设计数字电路中的应用

较以前的设计方法相比，用Verilog HDL语言作为 EDA 设计方法的工具，具有下面几个优点：产品的质量得到了很大的提高；我们的工作效率来说就是质的飞跃；同时开发的周期也比之前的少了很多。在我们使用 Quartus II时我们需要选择我们需要的的而且合适的设计层次。

1.1.3 FPGA基本结构

一个静态存储器和三种可编程电路组成了FPGA。可编程电路是由以下三种某块拼接出来的：IR—Interconnect Resource、IOB--I/O Block、CLB--Configurable Logic Block。要想完成逻辑功能的最基本个体就要通过可编程逻辑模块CLB，这个可编程逻辑模块组成是根据非常整齐的排列组成的阵列，你可以在整个芯片中看见它；我们知道的可编程out/put模块（IOB）目的是为了使芯片上的裸露在外的封装口和逻辑的，他排列在我们能看到的芯片的周围的各个地方；在这个可编程模块相互连接着各式各样的长短不一的线还有一些连接开关，目的是为了让每一个接楼进行连接使CLB、IOB相互连接起来从而形成我们需要功能的的电路出来。

1.每一个FPGA的构造是一个个的CLB，那么一个个CLB组成部分是由我们所知道的各种逻辑有关的数据的选择器、触发器、函数发生器。很清楚地明白CLB是根据这三个H、F和G逻辑发生器组合而成的，那么它们两两相互对应起来的输出分别是H’、F’和G’。G、F都有有四个输入变量分别是G1、G2、G3，G4；F1、F2、F3、F4组成。这两个函数发生器是没有任何的关联都是独立存在的且都是可以完成任意组合逻辑函数的四个任意输入变量。三个输入信号组成了逻辑函数发生器H；这三个信号分别是输出H1他是来自于信号变换电路的，还有其他两个分别是函数发生器输出G’和F’。我们所知道的这个函数发生器有一种基本功效就是可以完成三输入变量的组合函数。多达九变量的逻辑函数可以被这三个函数发生器结合起来完成。如图1.1 CLB的最基本结构框图所示。

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