WSN射频收发芯片小数分频锁相环中低电压双模分频器设计

论文总字数：37300字

摘 要

本课题来源于国家自然科学基金项目“低功耗射频收发技术研究”，根据系统指标要求，其收发机中采用小数锁相环频率综合器产生所需的本振信号，而分频器是其中一个非常重要的模块，通过改变分频器的分频比能够让频率综合器产生多个不同频率的高精度信号。本次毕业设计的任务是设计小数分频锁相环中的低电压低功耗双模分频器。

本文首先介绍了几种典型的模拟分频器和数字分频器的电路结构、工作原理以及各自的优缺点。通过详细分析双模分频器的设计指标，根据分频比要求，双模16/18分频器采用高速二分频器和双模8/9分频器级联结构。为了满足低电压低功耗要求，高速二分频器采用伪差分触发器结构；双模8/9分频器采用同步2/3分频器和异步4分频器级联结构，其中的各分频模块采用一种改进的TSPC结构。整个双模16/18分频器采用0.18μm CMOS工艺设计，前仿真结果表明：在1V电源电压，各工艺角温度组合下电路均能准确实现16/18分频，工作频率范围为2.3~2.8GHz，总的工作电流约为611.8μA，其中高速二分频器（包括缓冲电路）的工作电流为393.8μA，双模8/9分频器的工作电流为218μA，满足指标要求。

本文设计的双模16/18分频器可应用于WSN射频收发芯片的小数锁相环频率综合器中。

关键词：低电压，低功耗，高速二分频器，双模预分频器，伪差分结构，TSPC

结构

DESIGN OF LOW VOLTAGE DUAL-MODULUS PRESCALER OF THE FRACTIONAL PLL-BASED FREQUENCY SYNTHESIZER IN WSN

Abstract

This topic is derived from the national natural science fund project “low power consumption RF transceiver technology research”. The fractional phase-locked-loop (PLL)-based frequency synthesizer (FS) is used in the transceiver in order to generate the vibration signal which conforms to the performance index requirements of the system. As an important part of PLL-based FS, frequency divider it makes it possible to provide several high-accuracy frequency signals. The graduation design task is to design the dual-modulus frequency divider of the fractional PLL-based FS under low voltage.

Firstly, several typical analog and digital frequency divider structures are introduced in the paper, then the working principles of these structure and their advantages and disadvantages are analyzed respectively. Then, by analyzing the design indexes of the dual-modulus frequency divider in detail, according to the required frequency dividing ratio 16/18, the dual-modulus frequency divider is divided into a high-speed divider by 2 and a dual-modulus prescaler (DMP) with division ratio 8/9. For the requirement of low voltage and low power consumption, the high-speed divider by 2 adopts the pseudo-differential structure; the DMP is divided into a synchronous DMP with division ratio 2/3 and an asynchronous divider by 4, and both of them adopts an improved TSPC structure. The whole frequency divider is simulated in 0.18μm CMOS process. The simulation results show that under the voltage supply of 1V , the frequency divider can work accurately with division ratio 16/18 under all kind of process corner and temperature combination, and the operating frequency range is 2.3~2.8GHz. The total supply current is about 611.8μA with the divider by 2 consuming about 393.8μA and the DMP consuming about 218μA, which meets the requirements of the system indexes.

The dual-modulus frequency divider with division ratio 16/18 designed in this paper can be used in WSN frequency synthesizer chip.

KEY WORDS: Low Voltage, Low Power Consumption, High-Speed Divider by 2, Dual-Modulus Prescaler, Pseudo-Differential Structure, TSPC Structure

目 录

摘要 I

Abstract II

第一章 绪论 1

1.1 引言 1

1.2 双模分频器研究现状 1

1.3 设计内容与设计指标 3

1.4 论文组织 3

第二章 分频器结构 4

2.1 模拟分频器 4

2.1.1 再生式分频器（RFD） 4

2.1.2 注入锁定分频器（ILFD） 5

2.2 数字分频器 6

2.2.1 源级耦合逻辑触发器 6

2.2.2 伪差分结构触发器 8

2.2.3 平行电流开关结构触发器 9

2.2.4 钟控CMOS触发器 10

2.2.5 真单相时钟触发器 11

2.3 小结 12

第三章 小数分频锁相环中双模分频器的设计 13

3.1 高速二分频器的设计 13

3.1.1 高速二分频器核心电路 13

3.1.2 缓冲电路的设计 16

3.1.3 高速二分频器前仿真 18

3.2 双模8/9分频器的设计 21

3.2.1 双模8/9分频器结构选择 21

3.2.2 同步2/3分频器的设计 24

3.2.3 异步4分频器的设计 26

3.2.4 互补CMOS逻辑门设计 27

3.2.5 双模8/9分频器前仿真 28

3.3 双模16/18分频器前仿真 29

3.4 版图设计 45

3.4.1 版图设计的注意事项 45

3.4.2 双模16/18分频器中各模块版图以及整体版图 46

3.5小结 48

总结与展望 49

致谢 50

参考文献(References) 51

1. 绪 论

1.1 引言

无线传感网(WSN)是通过无线通信的方式，利用大量微型传感器节点感知并采集监控区域内被观察对象的信息，进行处理后送给观察者，将这些或静止或移动的微型传感器节点连接起来构成的网络就称为无线传感网，这些传感器节点间没有固定的传输路径，具有自组织多跳的特点。由于这些传感器节点体积小，数量庞大，因此WSN系统一般采用电池供电，而为了使其能够持久有效，要求该系统功耗越低越好。

WSN中的射频前端通信芯片提供信号的无线接收和发射功能，主要包括接收电路，发射电路和频率综合器。其中，频率综合器为混频器提供本振信号，是射频前端芯片的重要组成部分，可分为直接模拟频率综合器(DAS，direct analog synthesizer)，直接数字频率综合器(DDS，direct digital synthesizer)，锁相环频率综合器(PLL-FS，phase-locked loop frequency synthesizer)及混合式频率综合器(Mixed-FS，Mixed frequency synthesizer)。其中，PLL频率综合器又可分为整数PLL频率综合器（Integer-N PLL）和小数PLL频率综合器（FN-PLL）。

小数PLL频率综合器适用于信道间隔较小的无线通信系统，随着通信技术的发展，小数PLL技术应用越来越广泛。它具有众多好处：减少了信道切换时间；减小了分频比；提高了相位噪声性能；可实现较窄的信道间隔等。因此采用小数PLL技术设计的频率综合器具有性能好、体积小、成本低等优点。随着国内电子产品的高速发展，对频率综合器的要求也越来越高，但目前国内对小数PLL技术的研究水平还有待提升，因此研究小数PLL频率综合器具有很大的意义。

在PLL频率综合器的设计中，分频器的设计是非常重要的一个模块，它所能达到的工作频率范围和功耗高低是频率综合器能否实现高速低功耗工作的关键，很大程度上决定了频率综合器的性能好坏。不管是高速二分频器还是双模预分频器，在小数分频锁相环中都处于较高的工作频率，因此提高其工作速度也就相应的能够提高PLL的工作频率上限。同时，分频器具有较大的功耗，降低其功耗也就相应地能够降低电路的整体功耗。随着无线移动终端小型化、轻便化，低电压低功耗应用已变得越来越重要，因此在低电压下对分频器进行高速、低功耗的优化设计具有很高的现实意义和应用价值，同时在设计过程中也能够不断积累理论知识，掌握设计方法，提高自身的IC设计水平。

1.2 双模分频器研究现状

分频器有模拟和数字之分，其中，模拟分频器可以达到很高的工作频率，但分频比相对固定，并且工作频率范围较小，多用于超高速分频器；而数字分频器能够通过D 触发器的组合得到不同的分频比，可实现分频比范围较宽，因此在宽带多通道的频率综合器中应用较多。

现行的双模预分频器可基于动态电路技术实现，即通过多个同步寄存器的连接加以控制信号实现不同模值的分频，再将输出信号送入后级异步分频器，从而实现更大分频比的双模分频；另一种方式是基于相位切换技术实现，此方法是由Jan Craninckx和Michiel S. J. Steyaert于1996年首先提出的^[1]，一般由高速二分频器，相位选择模块和异步分频器组成。

基于动态电路的双模分频器结构简单，易于拓展，但是由于其同步分频器中多个触发器同时工作在最高频率上，往往会消耗较大的电流。而基于相位切换技术的双模分频器由于各部分工作频率逐级减少，不存在同步工作的模块，因此功耗相应地减小了，同时也简化了其实现的难度，但是在相位切换时容易出现毛刺，影响分频结果。

基于数字分频器的双模预分频器主要是通过计数器来实现的，而触发器作为计数器的主要单元，其结构的选择往往是设计中需要重点考虑的，要综合考虑工作电压、工作频率范围、功耗等因素，选择最合适的触发器结构。近年来，为了适应不同的系统要求，涌现了很多不同的触发器结构，如源级耦合逻辑结构（SCL）、伪差分结构、真单相时钟结构（TSPC）和钟控CMOS结构等。其中，SCL型触发器由于工作速度快，在高速分频器的设计中应用广泛^[2]，但是其摆幅较小，电路驱动能力不够大，并且所需MOS管数量较多，导致输入电容很大，功耗较高^[3]。同时，由于SCL结构MOS管的层叠多，并不适合在低电源电压下使用，因此出现了一些改进结构，如去除了尾电流源的伪差分结构等。TSPC结构触发器采用了单相时钟的TSPC技术，结构简单，MOS管数目减少，工作速度虽不及SCL型触发器，但是功耗极低，因此在工作频率能够满足要求时，经常被用于双模预分频器。其缺点是噪声性能不佳，比SCL结构更容易受噪声的影响^[3]。

在实际的分频器应用中，为适应不同的系统要求，对分频器的指标要求会有很大差别，比如不同的电源电压、工作频率范围、功耗要求、噪声要求、分频比等等，要根据不同的技术指标要求选用合适的触发器结构。表1-1列举了近几年一些文献中在不同的应用场合下所采用的分频器结构，以及所能达到的工作频率范围和功耗高低。

表1-1 各种触发器结构在不同场合下的应用