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摘 要

ABSTRACT 4

第一章 绪论 5

一、 引言 5

二、 国内外发展趋势和研究现状 5

三、 论文主要工作和结构安排 7

第二章 锁相技术概论 8

一、 锁相环(PLL)的基本结构 8

1． 一类锁相环 9

2． 二类锁相环 10

二、 延时锁定环(DLL)的基本结构 11

三、 PLL和DLL的几点比较 12

第三章 DLL模块单元概述 13

一、 延时单元的设计 13

1． 延时单元的分类 13

2． 无源延时单元 13

3． 有源延时单元 15

二、 鉴相器 (PD) 的设计 17

三、 电荷泵的设计 22

四、 环路滤波器的设计 24

第四章 本课题延时锁相环的设计 25

一、 压控延时线(VCDL)的设计 25

1． 延时单元电路结构 25

2． 仿真与结果 27

二、 鉴相器(PD)的设计 29

三、 转换器和环路滤波器的设计 30

四、 放大器的设计 31

五、 整体电路的仿真与结果 32

第五章 总结与展望 35

致谢 36

参考文献 37

摘要

在集成电路中，系统对于信号的时序一致性问题越来越看重，所以常在电路中引入若干的延时单元，这样就可以消除信号间的延时差，同时也可以解决时钟歪斜等这样的问题。延时单元直接影响着延时锁相环的工作性能，同时也决定着系统内部其他模块的工作状态，所以对于延时锁相环来说，延时单元是比较重要的一部分。在延时锁相环内，延时单元通过级联的方式形成压控延时线，不同的控制电压决定了不同的延时时间。

本文在延时单元的设计上，对反相器延时电路和CML/SCL延时电路进行了分析比较，在设计性能上选择使用CML/SCL延时电路结构，能够得到较大的带宽，实现不同控制电压控制时，得到不同的延时时间。而鉴相器则对D触发式鉴相器电路和并联峰化延时电路结构进行了介绍，考虑到输入信号是小摆幅信号，所以选择后者电路结构，实现了对信号较好的鉴相能力。同时在电路中也引入了两个放大器电路，用于放大信号，增强鉴相器的鉴相能力。

在本课题中，延时锁相环内部，主要设计有压控延时线(VCDL)、鉴相器(PD)、转换器和环路滤波器，其中压控延时线是由6个延时单元级联而成。在Cadence软件环境下，采用Spectre仿真工具来对电路进行仿真。其中整个电路的输入信号频率是1.8GHz，电路的工作电压是1.8V，在延时锁定的情况下能实现对信号138ps左右的延时，即单个延时单元在20ps左右。

关键字：延时单元，延时锁相环，鉴相器，压控延时线

ABSTRACT

In the integrated circuit, the system is more and more attention to the timing consistency of the signal, so the introduction of a number of delay units in the circuit, so that the delay between the signal can be eliminated, at the same time can solve the clock skew and so on.Delay unit directly affects the performance of the delay phase locked loop, and also determines the working state of the other modules of the system, so the delay unit is an important part of the delay phase locked loop.In the delay phase locked loop, the time delay unit forms a voltage controlled delay line through a cascade way, and the different control voltage determines the different delay time.

This paper in the design of the delay unit, the inverter delay circuit and CML/SCL delay circuit for the analysis and comparison on the design performance choice using CML/SCL delay circuit structure, can obtain larger bandwidth and realize the different control voltage control is obtained when different delay time.And phase discriminator is on D trigger demodulating phase detector circuit and shunt peak of delay circuit structure are introduced, taking into account the input signal is low swing signal, so choose the circuit structure of the latter, realizes the signal better learning ability. Two amplifier circuits are also introduced in the circuit, which are used to amplify the signal and enhance the phase discrimination ability of the phase detector.

In this project, the delay phase locked loop is mainly designed with voltage controlled delay line (VCDL), phase detector (PD), V-I converter and loop filter. The voltage controlled delay line is made up of 6 delay units. In the Cadence software environment, the use of Spectre simulation tools to simulate the circuit. The input signal frequency of the whole circuit is 1.8GHz, the operating voltage of the circuit is 1.8V, in the case of delay lock can achieve the signal 138ps about the delay, that is, a single delay unit in the 20ps or so.

Key words: delay cell, phase delay lock loop, phase detector, voltage controlled delay line

绪论

引言

在20世纪30年代，人们第一次提出了同步检波原理，并初次设计出了锁相环路的电路构造，可是并未得到当时人们的注意，直到1947年，在电视水平和垂直的同步中，开始使用锁相环路之后，大范围的推广和使用锁相环路技术。到70年，随着集成电路的工艺与技术的不断发展，锁相环技术逐渐地在电子和通信领域中开始大范围的应用。

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