基于高斯过程回归的存储电路良率分析

论文总字数：32739字

摘 要

先进工艺下随机静态存储器（Static Random-Access Memory，SRAM）单元在尺寸上不断的缩减，在高集成度的情况下，SRAM单元通常需要满足极低的失效概率（10^-6到10^-8）来保证整体SRAM存储器的良率。近年来，以高斯过程为代表的替代模型方法，逐渐成为SRAM良率分析的主流方法。然而，此类方法在处理高维度（10维以上）极低概率事件时，面临计算复杂度随着维度指数增加的难题。本文针对此类高维极低概率问题，基于标准高斯过程回归替代模型的良率分析算法，提出了一种基于稀疏伪输入法的高斯过程回归模型。本方法采用稀疏伪输入方法生成新样本代替原有样本集，降低协方差矩阵求逆运算的时间复杂度，从而减少良率分析过程的总体计算量。在32bit的SRAM阵列实验场景中，实验结果表明，在良率分析误差小于6%的情况下，本文所提出的稀疏高斯过程模型，比蒙特卡洛方法速度提升4000倍以上，比标准高斯过程模型速度提升200倍，证明了该方法在处理高维问题的有效性，在不失准确度的前提下，可大幅提升存储器良率分析速度。

关键词：随机静态存储器，良率分析，高斯过程，稀疏化

ABSTRACT

The size of SRAM(Static Random-Access Memory) bit cells continuously decreases with modern semi-conductor process and under the highly integrated circumstances, one SRAM bit cell must achieve extremely low failure probability(around 10^-6 to 10^-8) to meet the demanding yield of the whole memory. Surrogate model-based approaches represented by Gaussian Process methods gradually have become the mainstream for SRAM yield analysis in recent years. However, this kind of approaches suffer from the problem of he computation complexity exponentially increases with the number of data dimensionality when handling extremely small probability events with high dimensional(equal or more than 10D) datasets. According to existing Gaussian Process Regression surrogate model-based yield analysis algorithms, this paper proposes a sparse pseudo-input-based sparse Gaussian Process Regression surrogate model to solve this kind of extremely small probability high dimensional problems. The basic idea of the proposed method is substituting the original large training sample set with a sparse pseudo-input sample set whose size is much smaller than the former’s. By reducing the covariance matrix inverse computation time complexity, the total computation cost for SRAM yield analysis can be lessened. Using the 32 bit SRAM column circuits, experiment results show that, compared with Monte Carlo based SPICE simulation and standard Gaussian Process Regression models, sparse pseudo-input Gaussian Process Regression models provide 4000X and 200X speed-up over these methods respectively when the yield prediction error is lower than 6%, which proves that the proposed method is capable of dealing with problems involving high dimensional parameter space effectively in a more rapid manner than existing approaches without sacrificing prediction accuracy.

KEY WORDS: SRAM, yield analysis, Gaussian Process, sparsification

目 录

摘要 ……………………………………………………………………………………………………………Ⅰ

Abstract…………………………………………………………………………………………………………Ⅱ

第一章 引言 1

1.1 背景介绍 1

1.2 研究趋势 3

1.3 论文主要工作及结构组织安排 3

第二章 研究现状 5

2.1 传统SRAM良率分析方法理论介绍 5

2.1.1 蒙特卡洛方法 5

2.1.2 重要性采样 6

2.1.2 边界搜索 7

2.2 现有改进方法综述与分析 8

2.2.1 改进型重要性采样方法 9

2.2.2 改进型边界搜索方法 10

2.2.3 基于替代模型的改进方法 10

2.3 本章小结 11

第三章 基于稀疏高斯过程模型的良率分析方法 12

3.1高斯过程模型介绍 12

3.1.1 高斯过程基本原理 12

3.1.2 高斯过程回归 12

3.1.3高斯过程回归模型训练 13

3.1.4高斯过程回归模型存在的问题 15

3.2高斯过程回归模型稀疏化 15

3.2.1 稀疏伪输入方法基本原理 15

3.2.2 稀疏伪输入高斯过程模型训练 15

3.2.3基于稀疏高斯过程模型的良率分析 17

3.3预期指标 18

3.4 本章小结 18

第四章 SRAM良率分析实验 19

4.1 实验方法 19

4.2 SPGP模型预测能力验证 20

4.2.1 一维函数拟合 21

4.2.2 二维函数拟合 23

4.3 SPGP模型超参数选择 25

4.3.1 伪输入集样本数M的选择 26

4.3.2 最大迭代次数N_C的选择 26

4.4 实验结果与分析 27

4.4.1 SRAM单元（低维场景） 27

4.3.2 SRAM 阵列（高维场景） 29

4.4 本章小结 30

第五章 结论 31

参考文献 32

致 谢 34

第一章 引言

1.1 背景介绍

对于半导体产业，在90nm以下的工艺制程中，芯片内部的参数变动成为了不可忽视的因素，并对电路的实际性能产生了恶劣的影响。如果说对于100nm以上的工艺制程，电路的实际性能可以通过对芯片的设计参数进行分析而推算得出，那么对于90nm以下的工艺制程，简单地分析设计参数是无法准确预测出电路真实的性能表现的，因为器件尺寸缩小以及高浓度掺杂所带来的各种物理上的影响使得芯片内部参数相对于设计参数产生了不可预知的随机变动。可以预见的是，当参数的实值越小，这种随机变动所引发的偏差就越大。而SRAM在一个芯片中拥有最小的器件的单元，这也意味着，因为工艺进步而带来的制程参数变动在整个芯片内部中，对SRAM单元的影响最为显著。因此，在SRAM内存单元的设计和制造过程中，良率分析是不可或缺的一环。

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