论文总字数：27674字

摘 要

随着人们对通信质量要求的提高，通信系统性能要求越来越高，本文对应用于两种不同场景中的环形振荡器进行了分析和研究。应用于TDC的均匀分相时钟的四阶环形振荡器的延迟单元采用了带有尾电流的差分结构，不仅实现近乎全摆幅的输出，缓冲器模块很好地实现输出波形占空比50%；应用于GHz门控的高频时钟的二阶环形振荡器的延迟单元采用了交叉耦合的差分结构，振荡频率达到GHz。

本文采用TSMC 0.35μm标准CMOS工艺和Cadence EDA工具对所设计的环形振荡器进行电路原图搭建、前仿真验证和版图设计。仿真结果表明，四阶环形振荡器在电源电压为3.3V，环境温度为27℃的条件下，输出频率范围为200~600MHz，当控制电压为1.65V时，振荡频率为497.18MHz，占空比为49.22%；二阶环形振荡器的输出频率范围为1.2GHz~1.45GHz，控制电压为1.65V时，振荡频率为1.34GHz，相位噪声为-107.04dBc/Hz@1MHz。在相同的级数下，控制电压控制延迟单元的延时，形成压控特性；此外，减小环振级数，也能有效提高振荡频率。

本文设计的压控振荡器(VCO)，可用于锁频环(FLL)和锁相环(PLL)等电路中，通过闭环控制进一步降低噪声、满足高稳定时钟应用的需要。

关键词：环形振荡器；锁频环；差分延迟单元；振荡频率；相位噪声

Abstract

With the improvement of communication quality requirements, the performance requirements of communication systems are getting better and better. This paper analyzes and studies the ring oscillators used in two different scenarios. The delay cell of the 4-stage ring oscillator applied to the TDC's uniform phase-separated clock uses a differential structure with tail current to get near-full swing output. The buffer module gets a 50% duty cycle of the output waveform. The delay cell of the 2-stage ring oscillator applied to the GHz-gated high-frequency clock adopts a cross-coupled differential structure with an oscillation frequency of 1GHz.

In this paper, TSMC 0.35μm standard CMOS process and Cadence EDA tool are used to construct the original circuit diagram, pre-simulation verification and layout design of the designed ring oscillator. The simulation results show that the 4-stage ring oscillator has an output frequency range of 200MHz~600MHz with the supply voltage of 3.3V and an ambient temperature of 27°C. When the control voltage is 1.65V, the oscillation frequency is 497.18MHz, and the duty cycle is 49.22%; the output frequency range of the 2-stage ring oscillator is 1.2GHz~1.45GHz, the oscillation frequency is 1.34GHz when the control voltage is 1.65V, and the phase noise is -107.04dBc/Hz@1MHz. When the stages are the same, the control voltage regulates delay cell’s delay time, which forms a characteristic of voltage control; in addition, reducing the number of ring oscillator’s stages can also effectively increase the oscillation frequency.

The voltage-controlled oscillator (VCO) designed in this paper can be used in circuits such as frequency-locked loop (FLL) and phase-locked loop (PLL), and it can further reduce noise through closed-loop control and meet the needs of high-stability clock applications.

KEY WORDS: Ring oscillator; Frequency-locked loop; Differential delay cell; Oscillation frequency; Phase noise

目 录

摘 要 I

Abstract II

第一章 绪论 1

1.1 研究背景和意义 1

1.2 国内外研究现状 1

1.3 研究内容和设计指标 3

1.4 论文组织结构 4

第二章 环形振荡器基础 5

2.1 环形振荡器原理 5

2.2 环形振荡器结构 5

2.2.1 基于低频负反馈的环振结构 6

2.2.2 压控延迟单元 8

2.3 两种环振荡器的对比 10

2.4 本章小结 11

第三章 差分环振荡器的设计 12

3.1 设计要求和性能指标 12

3.2 四阶差分环振荡器设计 13

3.2.1 延迟单元 13

3.2.2 双转单输出电路 15

3.2.3 前仿真结果 15

3.3 二阶差分环振荡器设计 18

3.3.1 两级振荡原理 18

3.3.2 延迟单元 19

3.3.3 前仿真结果 20

3.4 本章小结 22

第四章 版图设计与后仿真验证 23

4.1 版图设计 23

4.2 后仿真验证 25

4.3 前仿真与后仿真对比分析 26

4.4 寄生效应影响分析 26

4.5 本章小结 27

第五章 总结与展望 28

5.1 总结 28

5.2 展望 28

参考文献 30

致 谢 32

绪论

• 1. 研究背景和意义

随着人们对通信质量需求的提高，通信系统的性能要求也越来越高，这对系统的频率和功耗等性能方面提出了新的要求。通信系统中产生信号的精确程度很大程度上受限于压控振荡器的性能。设计一种应用于实际场景中的高频低功耗的压控振荡器毫无疑问地成为了一项挑战。

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