应用于MDLL的高频低延时分频器设计

论文总字数：24915字

摘 要

MDLL(Multiplying Delay-Locked Loop)是一种将锁相环PLL(Phase-Locked Loop, PLL)和延迟锁相环DLL(Delay-Locked Loop, DLL)优点集于一体的时钟技术。高速分频器在MDLL系统中实现PLL和DLL模式切换的功能，确保其灵活实现时钟倍频且抖动很小。为了提高MDLL的性能，设计的分频器应具有高速、高频、低功耗的特性，使得MDLL可准确实现模式切换。

本文在分析研究分频器原理与结构的基础上，讨论了分频器的基本原理和不同实现方式，对比结构的优缺点和应用场景后，采用同步整数幂次分频架构。分频器与组合逻辑结构相结合，使得电路有效抑制输出端对输入端的延迟时间。基本单元D触发器采用真单相时钟(True Single Phase Clock，TSPC)的结构，这种结构可减少时钟信号且简化电路，进而提高工作速度。电路完成设计后，针对触发器和组合门提出可能的优化方案，并加以仿真验证，最后绘制版图。

本文在TSMC 0.35μm CMOS工艺条件下，设计了一种低延时的同步16分频器。该分频器满足时钟输入400MHz~1GHz下，前仿最大延时为137.ps，后仿最大延迟为193.655ps，满足延时小于输入周期的要求，电路功耗小于2mW。

关键词：倍频延迟锁相环，分频器，真单相时钟，DFF，传输延迟

Abstract

MDLL (Multiplying Delay-Locked Loop) is a clock technology that has the advantages of PLL (Phase-Locked Loop) and DLL (Delay-Locked Loop). The high-speed divider switches the PLL and DLL modes in the MDLL system, ensuring its flexible clock multiplication and low latency. In order to improve the performance of MDLL, the designed frequency divider should have the advantages of high speed, high frequency and low power consumption, enabling MDLL to switch modes.

Based on the analysis of the principle and structure of the frequency divider, this paper discusses the basic principles of frequency division and different implementation methods. After comparing the advantages and disadvantages of the structure and the application scenario, the synchronous integer frequency division architecture is adopted. The frequency divider is combined with the logic structure to allow the circuit to effectively suppress the delay time. The D flip-flop uses the TSPC (True Single Phase Clock) structure, which reduces the clock signal and simplifies the circuit, thereby increasing the operating speed. After the circuit is designed, a possible optimization scheme is proposed for the trigger and the combined gate, and the simulation is verified, and finally the layout is drawn.

In this paper, a low-latency synchronous 16 divider is designed based on TSMC 0.35μm CMOS technology. The frequency divider has a maximum delay of 137.ps and 193.655ps at a clock input of 400MHz~1GHz, which satisfies the requirement that the delay is less than one-quarter of the input period, and the power consumption of the circuit is less than 2mW.

KEY WORDS: MDLL , divider , TSPC, DFF, Transmission delay

目 录

第一章 绪论 1

1.1 研究背景和意义 1

1.2 国内外研究现状 2

1.3 研究内容与目标要求 3

1.4 论文组织结构 4

第二章 分频器基础 5

2.1分频原理 5

2.2 分频器分类 5

2.2.1 整数分频器与小数分频器 5

2.2.2 固定与可编程分频器 8

2.2.3 同步与异步分频器 10

2.3 分频器单元电路-DFF 11

2.3.1 TSPC与普通DFF 11

2.3.2 几种TSPC结构 12

2.4本章小结 14

第三章 分频电路设计与仿真分析 16

3.1 分频器系统架构 16

3.2 高速触发器 17

3.3 组合逻辑门 18

3.4 仿真结果分析 19

3.4.1 功能验证 19

3.4.2 D触发器优化 19

3.4.3 组合逻辑优化 21

3.4.4 分频器的极限工作频率 21

3.5 本章小结 22

第四章 版图设计与仿真验证 24

4.1 版图设计 24

4.2 仿真验证 25

4.3 本章小结 27

第五章 总结与展望 28

5.1 论文总结 28

5.2 研究展望 28

参考文献 30

致谢 32

1. 绪论
   1. 研究背景和意义

随着无线通信技术的迅猛发展，越来越多的新技术应运而生。下一代通信系统需要工作在GHz范围内的低功耗频率综合器。频率综合器目前广泛用于现代设备，例如移动电话，无线电接收器，卫星接收器，民用无线电波段通信，蓝牙等。低功耗高效率CMOS锁相环、延迟锁相环以及包含高速分频器的频率综合器，将成为高速无线通信系统的关键组件。

锁相环PLL是闭环的反馈控制电路，可保持输入频率与输出频率之间的固定相位，它主要由鉴相器(Phase Detector)、环路滤波器(Loops Filter)以及压控振荡器(Voltage-Controlled Oscillator)构成^[1]。通常，PLL用于产生倍频信号，但是在PLL产生高频率信号的同时，其本身的噪声积累增加了输出时钟的抖动。这种抖动会降低系统的分辨率。延迟锁定环DLL的抖动很小，DLL与PLL在结构上主要的差异是将PLL中的压控振荡器替换为压控延迟线，使得输入时钟与反馈时钟相位对齐同步，以此产生精准延时。PLL产生的高频时钟信号因输出抖动积累，限制了数据传输的速度；DLL具有比锁相环更好的抖动性能，但因其无法像锁相环灵活实现频率倍增的功能，应用也受到了较大限制。倍频延迟锁相环MDLL兼具PLL和DLL的优势，可在实现时钟倍频的同时实现输出的低抖动^[2]。

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