抗工艺变化的SRAM时序控制电路设计

论文总字数：23327字

摘 要

随着半导体工艺的不断进步，器件的工艺变化呈现不断增大的趋势，工艺偏差在低电压下将会更加显著。工艺的变化会给宽电压低功耗SRAM的设计带来许多新的问题与挑战，其中一个重大的问题就是随着SRAM读写裕度不断增大会造成SRAM的性能出现严重下降，并导致额外的功耗浪费。

为解决这一问题，本文调研了如今主流的SRAM时序电路设计方案：传统复制位线技术、多级复制位线时序跟踪电路、数字乘积延时时序跟踪电路、流水线型时序跟踪电路并根据各自的结构和工作原理分析各自存在的优点和缺陷，最后复现各自文献中提出的方案并进行仿真验证对比。

本文在位于SMIC 28nm CMOS工艺的环境下进行仿真实验。测试结果表明，在0.6V TT 25℃下，相比于传统复制位线电路，多级复制位线结构稳定性提高30.61%，数字乘积结构稳定性提高55.10%，流水线结构稳定性提高87.98%，各自方案相较于传统结构上提高了工作性能的稳定性，但是由于冗余的结构导致各自的SAE延时跟踪性能比不上传统方案更好地拟合理想延时。

关键词：抗工艺变化 时序跟踪电路 复制位线 静态随机存取存储器

Abstract

As semiconductor processes continue to advance, process variations in devices are on the rise, and process variations are more pronounced at lower voltages. Process changes will bring many new problems and challenges to the design of wide-voltage low-power SRAM. One of the major problems is that as the SRAM read/write margin increases, the performance of SRAM will be seriously degraded and lead to additional Waste of power consumption.

In order to solve this problem, this paper investigates the current mainstream SRAM sequential circuit design: traditional replica bit line technology, multi-stage replica bit line timing tracking circuit, digital product delay timing tracking circuit, pipelined timing tracking circuit and according to their respective The structure and working principle are analyzed for their respective advantages and shortcomings. Finally, the schemes proposed in the respective literatures are reproduced and simulated and verified.

This paper simulates the experiment in an SMIC 28nm CMOS process. The test results show that the stability of the multi-level replica bit line structure is improved by 30.61%, the stability of the digital product structure is improved by 55.10%, and the stability of the pipeline structure is improved by 87.98%, compared with the conventional replica bit line circuit at 0.6V TT 25°C. The respective schemes improve the stability of the working performance compared to the conventional structure, but due to the redundant structure, the respective SAE delay tracking performance is better than the conventional scheme to fit the ideal delay.

Key words: Replica Bit Line，Static Random Access Memory，Time Sequence Tracking Circuit，Variation-tolerant

目 录

第一章 绪论 1

1.1宽电压SRAM研究背景 1

1.2宽电压SRAM时序电路的设计挑战 2

1.3宽电压下SRAM时序跟踪电路存在的两个问题 4

1.4研究现状 5

1.5论文的主要工作与组织结构 6

第二章 现有SRAM时序电路方案设计 8

2.1传统复制位线技术 8

2.2抗工艺变化的电路设计 9

2.2.1 多级复制位线时序跟踪电路（MRB） 9

2.2.2数字乘积延时复制位线电路（DRB） 10

2.2.3 流水线型时序跟踪电路（PRB） 13

2.5 复制位线分级数目 17

2.6 本章小结 18

第三章 仿真验证 20

3.1结果验证与分析 20

3.2本章小结 22

第四章 总结展望 24

参考文献 25

致谢 27

第一章 绪论

如今移动互联网的快速发展和智能设备在生活中的普及，人们的生活方式也随之发生了巨大的变化。与人类日常生活密切相关的消费移动市场如人们使用移动终端登录到社区平台进行互动，使用掌上电脑观看视频，以及通过移动终端处理各种收发讯息等。作为移动电子设备主要存储器件，静态随机存取存储器，SRAM正逐渐显示出高集成度以及快速低功耗的趋势。在半导体存储器的发展中，由于其诸多领域内的大规模使用，SRAM已经成为半导体存储器中至关重要的一部分。随着时间的推移，SRAM在提高系统的性能、提升芯片可靠程度、降低成本等领域提供了巨大的帮助。目前移动互联网的芯片对于低功耗和高性能的要求越来越高的同时移动互联网芯片也对SRAM的性能需求也会随之不断增长，SRAM的工艺要求也不断提升。然而随着半导体技术的发展和器件的工艺的发展变化给SRAM时序控制电路的设计带来许多新的问题与挑战，这种趋势在近阈值区电压下变得更加明显。因此，本文面向宽电压SRAM研究时序跟踪电路的设计方案。

1.1宽电压SRAM研究背景

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