论文总字数：25880字

摘 要

数字集成电路的设计一般分为系统设计、仿真验证、逻辑综合、物理实施四大步骤。前三大步骤被称作前端设计。相对的，物理实施过程被称作后端设计，是由设计的门级网表结合工艺库文件最终生成设计的版图。

本文介绍了数字集成电路物理设计的一般流程。从数据的准备到布图规划和布局，再到时钟树综合及其绕线、布线。最后是对设计的分析，主要是静态时序分析。同时也介绍了布线过程中可能存在的工艺天线效应、拥塞等问题及其解决方法；时序违例及其解决方法。

本文介绍了一个开源CPU核，LEON3，并较为详细地阐述了其流水线结构和宏单元功能。在此基础上，在90纳米制程、9层金属布线工艺的条件下，基本完成了LEON3核的后端物理实现。设计可以达到100MHz的工作频率；设计面积为1727.36 um×1725.12 um，核心利用率约为70%。设计过程中主要使用了Synopsys公司的EDA工具，IC Compiler。设计确定并时序收敛后，利用Tcl脚本语言，通过形成层次化的文件结构，将整个设计过程串联了起来。

关键词：物理设计，布局布线，时钟树综合，静态时序分析，LEON3

Abstract

The design of digital integrated circuit is generally divided into four steps: system design, simulation verification, logic synthesis and physical implementation. The first three steps are called front-end design. Relatively, the physical implementation process is called back-end design, which is the final layout generated by gate level netlist combined with the process library files.

This paper introduces the main flow of digital IC physical design, including data preparation, floorplan and layout, clock tree synthesis and winding, routing, static timing analysis. At the same time, the possible problems in routing process, such as process antenna effect and congestion, and their solutions are introduced. Timing violations and their resolution are also introduced.

This paper introduces an open source CPU core, LEON3, and describes in some detail its pipelining structure and macro unit functions. On the basis of the above, the physical realization of LEON3 core was realized in the process of 90 nm and 9 layers metal routing. The design can reach 100MHz working frequency; The design area is 1727.36 um×1725.12 um, and the core utilization is about 70%. The design process mainly uses the EDA tool of Synopsys, IC Compiler. After the design is determined and reaches timing convergence, Tcl scripting language is used to connect the whole design process in series by forming a hierarchical file structure .

Keywords: physical design, Pamp;R, clock tree synthesis, static timing analysis, LEON3

目 录

摘要 ……………………………………………………………………………………………………………Ⅰ

Abstract ……………………………………………………………………………………………………II

第一章 绪论 1

1.1课题背景 1

1.2本论文的主要内容 1

第二章 数字集成电路物理设计流程 2

2.1从前端设计到后端设计 2

2.2布图规划和布局 3

2.2.1布图规划 3

2.2.2电源规划 3

2.2.3布局 4

2.3时钟树综合 5

2.3.1时钟树的结构 5

2.3.2时钟树约束文件 5

2.4布线 6

2.4.1布线过程简介 6

2.4.2常见布线问题分析 7

2.5静态时序分析 8

2.5.1时序路径和时序分析 9

2.5.2时序优化 10

第三章 基于90纳米工艺的LEON3核的后端物理实现 11

3.1 LEON3核简介 11

3.1.1 SPARC V8架构 12

3.1.2七级流水线 12

3.1.3 RAM的用途 13

3.2 LEON3核的逻辑综合 14

3.2.1读入设计文件和工艺库文件 14

3.2.2定义约束 14

3.2.3优化设计 15

3.3 LEON3核的布局 15

3.3.1前期准备 16

3.3.2 LEON3核的布图规划和电源规划 16

3.3.3 LEON3核的布局 18

3.4 LEON3核的时钟树综合 20

3.5 LEON3核的布线 21

3.6 LEON3核的静态时序分析 23

结论 26

参考文献 27

致 谢 28

第一章 绪论

1.1课题背景

当代信息社会的发展离不开半导体技术。1958年杰克·基尔比发明了世界上第一块集成电路。六十年间，集成电路的集成度和集成密度逐渐增长。随着电子产品的不断发展，人类对其提出更高性能的要求，这推动了半导体工艺的不断进步。1965年戈登·摩尔提出摩尔定律，“集成电路上可容纳的元器件数目约每18个月增加一倍，性能也提升一倍”。至少在此后五十年，半导体技术的发展大致遵循着摩尔定律。1999年前后主流为180纳米的设计；2001年前后开始形成130纳米的技术节点；2003年前后从90纳米的设计开始，纳米技术迎来了真正挑战；2005年前后推出65纳米制程；晶体管的特征尺寸不断缩小，或者说技术节点不断更新，一直到2019年台积电开始5纳米制程的风险试产。

与此同时，数字集成电路的设计特别是物理设计不断变得复杂。2012年前后，数十亿级别集成度的处理器已经得到商用。晶体管特征尺寸不断减小，电源电压不断降低，时钟频率不断提高，带来泄露功耗比例增加，串扰和互联线延迟，电压降等问题，数字集成电路物理设计难度不断提升，物理设计的质量深刻影响了芯片的性能和质量。为了使设计达到时序收敛，物理设计工程师需要在EDA工具的帮助下花费更多的时间和精力去做设计数据的分析，各种设计参数的调整等。

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