论文总字数：30585字

摘 要

在后摩尔时代，集成电路设计的创新将在集成电路技术发展中起到愈加关键的作用。为提高设计效率，优化设计过程，产业界和学术界亟需新的设计方法加以指导。敏捷硬件设计方法是国际上前沿的设计思想，它主张应用更灵活的设计流程、提升设计工具的效率和自动化水平，以帮助工程师在更短的时间内完成复杂、可靠且具有良好通用性的电路设计。Chisel硬件构造语言是支持敏捷设计的关键工具之一。本文首先研究Chisel语言的语法特性，通过与目前主流的硬件描述语言Verilog相对比，说明了Chisel语言在构造能力、参数化和复用能力、可读性和可维护性上相对于传统硬件描述语言的优势。笔者采用基于Chisel的敏捷方法设计了面向算术运算、接口、存储器控制和网络通信的一系列电路模块，分析得出敏捷方法在显著提升代码效率的同时，在电路性能、功耗和面积指标上，达到了与传统设计相同甚至更高的水平。本文初步验证了基于Chisel语言的敏捷设计的有效性、适用性和优越性，为其在更大规模设计中的应用提供了理论依据和实践经验。

关键词：Chisel，敏捷设计，芯片设计

Abstract

In the post-Moore era, innovations in integrated circuit design will play an increasingly important role in the development of integrated circuit technology. In order to improve design efficiency and optimize the design process, industry and academia urgently need a brand-new ideology to guide the design flow. The agile hardware design method is an internationally advanced design ideology. It advocates applying a more flexible design process while improving the efficiency and automation of design tools, in order to help engineers to build complex, reliable and versatile circuits in a shorter time. Chisel hardware construction language is one of the key tools to support agile design. This paper first studies the grammatical features of Chisel. By Comparing with the current mainstream hardware description language Verilog, this paper illustrates the advantages of Chisel relative to the traditional hardware description language in terms of construction capability, parameterization, multiplexing capability, readability and maintainability. The author used Chisel-based agile method to design a series of circuit modules which are used for arithmetic operations, interfaces, memory control or network communication. It is analyzed that the agile method can significantly improve code efficiency while achieving comparable or even better performance, power consumption and area overhead than the traditional approach. This paper preliminarily verifies the validity, applicability and superiority of Chisel-based agile design ideology, and provides theoretical basis and practical experience for its applications in larger scale designs.

KEY WORDS: Chisel, agile design, IC design

目 录

摘要 I

Abstract II

第一章 绪论 1

1.1引言 1

1.2敏捷设计方法概述 2

1.2.1 敏捷设计思想简介 2

1.2.2 敏捷设计研究进展 4

1.3本文的研究目的和主要的研究内容 5

第二章 Chisel硬件构造语言研究 6

2.1 Chisel语言基础语法 6

2.1.1基本数据类型 6

2.1.2 向量和绑裹 6

2.1.3 组合逻辑电路 7

2.1.4 时序逻辑电路 8

2.1.5函数 9

2.1.6模块和端口 10

2.1.7存储器 10

2.2 Chisel语言高级编程特征 11

2.2.1面向对象编程 11

2.2.2端口整体连接 12

2.2.3函数式编程 12

2.2.4 参数化设计 14

2.2.5标准库 15

2.3 Chisel编译器 16

2.3.1编译器架构 16

2.3.2编译器功能 16

2.3.3 Chisel运行实例 17

第三章 基于Chisel语言的敏捷硬件设计 19

3.1 Chisel实验平台 19

3.2 Chisel语言电路模块设计 19

3.2.1 Booth-Wallace乘法器 20

3.2.2 交叉开关 22

3.2.3 FIFO 23

3.2.4以太网mac控制器 24

3.3 实验结果分析 26

3.3.1代码效率分析 26

3.3.2 电路性能分析 27

3.4 Chisel语言敏捷设计的局限性和潜力 28

第四章 结论 31

致 谢 32

参考文献 33

第一章 绪论

1.1引言

在过去的几十年间，晶体管性能的提升是处理器性能进步的最主要推动力。Dennard缩减定律^[1]指出，每一代制程使晶体管尺寸减小30%，从而降低30%的开关延迟、提高40%的工作频率；通过同步地降低电压，单位面积硅片上的总功耗得以保持不变。这一结论表明：通过缩小晶体管尺寸，集成电路的性能可按照指数规律迅速提升。然而随着晶体管尺寸逼近物理极限，制程的进步面临日益严峻的挑战。第一，“功耗墙”问题限制了处理器的工作频率。亚阈值特性造成的漏电导致电压无法随晶体管尺寸同步减小^[2]，这意味着芯片的功耗密度不再保持不变，而是随着其工作频率不断增加。器件功率很快达到了散热能力的上限，使得通过增加频率继续提升处理器单核性能不再可行^[3]。第二，量子效应在小尺寸下更加显著，先进制程下的晶体管源、漏极间距已不足100个硅原子。基于经典理论建立的晶体管模型已不再能够准确预测其电学性能；第三，小尺寸所伴生的短沟道等效应使晶体管性能劣化。例如暗硅漏电流所产生的额外功耗已接近总能耗的半数。这类问题在晶体管材料和结构取得突破前难以有效解决。第四，制造工艺越来越难以支持先进制程。工艺的偏差和不确定性将更难控制，高昂的研发和制造成本也难以被大部分企业承受。

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