论文总字数：28765字

摘 要

随着多相时钟信号的应用越来越广泛，电路对时钟信号的占空比、极性的要求也越来越高。这些要求在时间数字转换系统中显得尤其重要，同时关于时钟信号的抖动问题也引起了更多的关注。

本文基于TSMC 0.18µm工艺，采用Cadence Spectre工具，搭建了完整的多相时钟系统。文中采用了合适的多相时钟发生装置VCO。对于核心的占空比调整单元，本文比较了三种不同的结构，确定了使用固定下降沿的方案。该方案分为合成、检测与整流三个部分，本文着重论述了整流部分中占空比调节的结构，其调节范围由延迟电路的负载电阻决定。仿真部分验证了结构中重要的积分器、延迟器与整流的功能，并测量了整个电路的抖动、功耗等参数。

仿真结果表明，改进后的极性与占空比调整电路相比于一般的电路，具有较低的功耗与较小的抖动。在电源电压1.8V，频率250MHz条件下，本文提出的占空比与极性调整方案的时钟输出占空比为50%±0.4%，输入占空比范围在25%-75%之间，抖动为1.003ps，同时仅消耗1.74mW功率。

关键词：占空比调整，时间积分器，双沿RS触发器

Abstract

As the multi-phase clock being more and more widely used in various applications, the circuits are requiring higher quality in duty-cycle and polarity of clock signals. These factors are playing a significant role in time-digital conversion systems. At the same time, the jitter of clock attracts more attention than before.

The design proposes a multi-phase clock system, which is based on TSMC 0.18µm process with Cadence Spectre. Three different duty-cycle correction structures are compared and one with fixed falling edge is selected, which consists of synthesis, detection and rectification. This paper focuses on the duty-cycle adjustment structure, the adjustment range is determined by the load resistance of the delay circuit. The jitter and power consumption are measured and the functions of integrator, delay stage and DCC are verified in the simulation part.

As shown in the result of simulation, the revised multi-phased clock duty-cycle and polarity adjustment circuit can promise lower power consumption and lower jitter. Under 1.8V power supply voltage, 250MHz system frequency, the duty-cycle of output signal is 50%±0.4%, the range of the duty-cycle for input is from 25% to 75%,. Besides, the jitter is 1.003ps and the power consumption is only 1.74mW.

KEY WORDS: duty-cycle correction, time integrator, double-edge reset-set trigger

目 录

摘 要 I

Abstract II

第一章 绪论 1

1.1 引言 1

1.2研究现状 2

1.3 本文主要研究目标 8

1.4 论文组织结构 9

1.5 本章小结 10

第二章 时钟电路原理 11

2.1时钟电路概述 11

2.1.1 时钟电路的性能指标 11

2.1.2 传统的时钟驱动电路 11

2.1.3 时钟信号传输方式 12

2.2时钟信号的产生 12

2.3 占空比电路对时钟抖动的影响 14

2.3.1时钟抖动的定义 14

2.3.2时钟抖动的分类 14

2.3.3抖动对性能的影响 15

2.3.4减少时钟抖动的方法 16

2.4 占空比校正原理 16

2.4.1占空比失调的原因 16

2.4.2 TDC对占空比的要求 16

2.4.3占空比的检测 17

2.5 本章小结 18

第三章 多相时钟的极性与占空比调整 19

3.1压控振荡器设计 19

3.2 前馈型占空比调整 19

3.3比较器实现占空比调整 20

3.3.1 占空比检测电路的设计 21

3.3.2 占空比调整电路的设计 23

3.4固定下降沿的占空比调整 25

3.4.1合成级电路的结构 25

3.4.2占空比检测电路的结构 26

3.4.3整流电路 27

3.5本章小结 28

第四章 仿真与分析 30

4.1占空比调整模块验证与分析 30

4.1.1占空比检测电路 30

4.1.2整流电路 31

4.2 占空比调整电路验证与分析 32

4.3四相时钟系统验证与分析 35

4.4本章小结 36

第五章 总结与展望 37

5.1 总结 37

5.2 展望 37

致 谢 39

参考文献 40

1. 绪论

结合时间数字转换的应用背景，本章从多相时钟的极性、占空比调整电路的多种实际应用出发，阐述国内外近年来对极性、占空比调整的研究与发展，并结合整体研究趋势，给出了本次设计的指标和论文整体结构。

1.1 引言

时间测量在电子电路设计中一直有着重要的地位，从医学检测到集成电路和高速数据传输的电子研究实验，生活与科学发展对时间测量技术逐渐有了高精度、高集成度、高鲁棒性和低功耗等诸多要求。在这种需求下，时间数字转换器(Time to Digital Converter，TDC) 也随之出现。TDC通常用于测量时间间隔并将其转换为数字​​输出，将诸多的连续时间信号转化为离散数字信号，同时保证高精度的分辨率。从上世纪，数字存储示波器、高能物理实验以及医学成像系统等等仪器中就已逐渐使用TDC。二十世纪末，时间数字转换器在粒子飞行时间方面的应用成为重要研究方向。同时，通信技术的兴起也推动着时间数字转换器的发展。近年来，TDC已在国内外成为研究热点，并在军事和工业及民用等领域有广泛的应用。

如果设计一个最简单的时间数字转换器，TDC只是一个根据周期叠加的计数器。计数器内的值代表着当前时间。这就是周期计数型TDC，对时钟周期的稳定性有较高要求，而时间数字转换器测量的误码率取决于时钟信号的稳定性。另一种应用更加广泛的则是时间插值型TDC。当时钟频率太高时，计数往往不可行。一种典型的时间插值型TDC利用多相时钟信号，就是对周期计数TDC中的周期较大的信号进行再分割，分割后形成等间距的时间段。分割时，时钟信号的占空比严格要求为50%，否则时间数字转换器测量的误码率急剧增大。

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