论文总字数：27299字

摘 要

基于放大电路的传输晶体管逻辑(SAPTL)是近几年提出的一种新型的低功耗电路结构，本文首先研究原有的异步SAPTL电路结构，分析其中存在的问题，然后以降低功耗、减少延时为目的逐步优化改进，简化电路结构，最终得到一种功耗较低、延时较小的双轨异步SAPTL电路结构，在此基础上，设计了一组基本门单元电路，包括倒相器、与非门、或非门、异或门、多输入逻辑，以异或门为例，分析SAPTL电路的功耗、延时和面积特性，最后发现SAPTL电路结构适用于逻辑运算较复杂的电路，然而，由于SAPTL电路结构在延时特性上的限制，电路的输入不能无限制的增加。最后基于这些门单元电路，分别构建8选1数据选择器电路和3比特32输入加法器电路，用180nmSMIC工艺在1.8V电压下仿真，与CMOS构建的电路相比，SATPL数据选择器电路的功耗降低56.76%，延时减小8.43%，面积减少37.70%，SAPTL加法器电路的功耗降低30.11%，延时减小6.78%，面积减少22.22%。

关键词：基于放大电路的传输晶体管逻辑(SAPTL)；功耗；标准单元；数据选择器；加法器

Abstract

A low-power asynchronous logic topology using sense amplifier-based pass transistor logic (SAPTL) has been proposed in recent years. This paper analyses the design and implementation of the structure of proposed SAPTL. The disadvantages are pointed out. Then, we optimize the SAPTL step by step with simultaneously emphases on higher speed operation and lower power dissipation without increasing the area. Finally, a new improved asynchronous dual-rail SAPTL with lower power and shorter delay is designed. Based on the new SAPTL structure, we design a series of standard gate cells, including INV, NAND, NOR, XOR, AOI and OAI. We use the XOR as an example to study the characters of the power, delay and area. A conclusion is drawn that the SAPTL is especially appropriate for the circuit whose structure is complicate, the SAPTL is more distinct in the character of power and area. However, because of the limit of the delay, the fan in of the circuit can't increase without limitation. Using these gate cells, we design an 8-to-1 MUX and 32-bit pipeline adder. Compared with the structure of CMOS and on the basis of computation simulation (@1.8V, 180nm SMIC process), we show that our improved SAPTL MUX is 8.43% faster, 37.70% less area, yet 56.76% lower power dissipation and our SAPTL adder features 6.78% shorter delay, 30.11% lower power, 22.22% less area.

Keywords: sense amplifier-based pass transistor logic (SAPTL); low power; standard gate cells; 4-to-1 MUX; 32-bit pipeline adder

目 录

摘 要 Ⅰ

Abstract Ⅱ

第一章 绪 论 1

1.1 引言 1

1.2 背景和意义 1

1.3 本课题的研究内容 2

第二章 SAPTL电路结构 3

2.1 SAPTL电路组成 3

2.1.1 栈区和驱动源 3

2.1.2 放大电路 4

2.1.3 同步时钟信号 4

2.2 绑定数据异步SAPTL电路设计 4

2.2.1 数据运算过程 5

2.2.2 数据复位过程 6

2.2.3 速度增强 6

2.2.4 干扰问题 7

2.3 无干扰的握手协议 7

2.3.1 电路改进 8

2.4 双轨异步SAPTL电路设计 9

第三章 SAPTL电路优化 11

3.1 浮动节点 11

3.2 电路改进 11

3.3 电路结构优化 12

3.4 门单元电路 13

3.4.1 门单元原理图设计 13

3.4.2 门单元版图设计 15

3.5 门单元电路仿真结果 16

3.5.1 功耗比较 17

3.5.2 面积比较 18

3.5.3 延时比较 18

3.5.4 结论 19

第四章 SAPTL电路应用 20

4.1 数据选择器 20

4.1.1 4选1数据选择器 20

4.1.2 8选1数据选择器 21

4.2 加法器 23

4.2.1 2比特32位加法器 24

4.2.2 3比特32位加法器 25

4.3 电路仿真 28

4.3.1数据选择器仿真结果 28

4.3.2加法器仿真结果 29

第五章 结论与展望 31

5.1 结论 31

5.2 展望 32

致谢 33

参考文献 34

第一章 绪论

1.1 引言

由尺寸缩小所带来的工艺抖动问题使得在传统的同步电路中很难设计全局时钟信号，为了满足时序要求，同步电路要在保守的“最坏情况”工作，这极大地限制电路的工作速度，异步电路由于自定时特性，可以实现“平均情况”工作，同时，由于其无时钟设计对功耗降低有明显作用。尽管异步电路在功耗和速度上有一定的优势，但是为了无误工作而必须使用的握手协议电路很有可能极大地增加电路的复杂性，这严重限制异步电路的实用性。但是，基于放大电路的传输晶体管逻辑(SAPTL)电路可以用相对简单的方式实现异步工作^[1]，由于SAPTL电路双轨输入输出的特性，很容易判断逻辑运算是否完成，所以，异步SAPTL电路是低功耗、高速度集成电路设计的一个重要研究方向。

SAPTL电路的基本组成为驱动源，由NMOS传输晶体管组成的栈区以及放大电路，其中放大电路由两个C部分和一个完成检测电路组成，产生两个握手信号，实现四相异步工作^[2]。尽管栈区的传输晶体管结构对泄露电流起到很好的抑制作用，但是C部分在对栈区的双轨输出锁存和放大的同时，存在浮动节点问题，有可能造成较大的短路功耗损失，而且，C部分与栈区输出相连的信号选通控制部分由两个NMOS传输管组成，在栈区深度较大的情况下，这两个NMOS传输管将严重影响电路的工作速度。

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