论文总字数：17058字

摘 要

基于设计的等效缩放比例现在正承担着继续延续半导体行业摩尔定律缩放轨迹的重担。将来，减少设计工作量和时间表的工作必须占这种等效缩放比列的很大一部份。在这种情况下，电子设计自动化工具和设计流程中的机器学习和深度学习为创造价值提供了巨大的潜力。机会的例子包括：通过预测下游流动结果改善设计收敛性；通过新的分析相关机制降低利润率；并利用开放平台开发基于学习的应用程序。这些将成为未来IC 行业基于设计的等价扩展的基础。

本次设计需使用 Verilog硬件描述语言写出代码和测试激励,用 modelsim仿真完成本次设计。要求使用 ASIC芯片捕捉输入的延时启动信号，再根据端口的设置，延迟相应的时钟周期。包括以下功能：信号与时钟的同步；信号边沿检测；根据输入信号产生延迟周期数，在计数到规定延时周期后，输出特定宽度单脉冲；自动复位。本次设计的延迟电路主要可以根据输入信号和设定的参数，经过规定的延时周期后输出特定宽度单脉冲。

关键词：Verilog；ASIC；延迟电路

Design and simulation of delay circuit

Abstract

Design-based equivalent scaling now bears much of the burden of continuing the semiconductor industry’s trajectory of Moore’s-Law value scaling. In the future, reductions of design effort and design schedule must comprise a substantial portion of this equivalent scaling. In this context, machine learning and deep learning in EDA tools and design flows offer enormous potential for value creation. Examples of opportunities include: improved design convergence through prediction of downstream flow outcomes; margin reduction through new analysis correlation mechanisms; and use of open platforms to develop learning-based applications.These will be the foundations of future design-based equivalent scaling in the IC industry.Examples of opportunities include: improving design convergence by predicting downstream flow results: reducing profitability through new analysis-related mechanisms; and using open platforms to develop learning-based applications. These will become the basis of equivalent design-based expansion in the future IC industry.^[1]

This design needs to use Verilog hardware description language to write code and test incentives, and use modelsim simulation to complete the design.It is required to use ASIC chip to capture the input delay start signal, and then delay the corresponding clock cycle according to the port setting.Include the following functions: signal and clock synchronization;Signal edge detection;According to the number of delay periods of the input signal, the output monopulse of specific width is output after counting to the specified delay period.Automatic reset.The designed delay circuit can output a specific width monopulse after a specified delay period according to the input signal and set parameters.

Keywords：Verilog;ASIC;Delay circuit

目录

摘 要 I

Abstract II

第一章 引 言 1

1.1 选题背景与意义 1

1.2 ASIC简介与FPGA简介及其区别 1

1.2.1 ASIC简介与FPGA简介 1

1.2.2 ASIC与FPGA的区别 2

第二章 延迟电路的方案设计 4

2.1 延迟电路功能 4

2.2 延迟电路的方案设计 4

2.2.1 延迟电路的方案设计 5

3.1 延迟电路的RTL代码设计 6

3.1.1 Verilog简介 6

3.1.2 延迟电路的RTL代码设计 7

3.2 testbench设计 10

3.2.1 testbench的代码设计 10

第四章 延迟电路设计的仿真及验证 12

4.1 延迟仿真结果 12

4.2 延迟仿真验证 13

第五章 Modelsim SE 10.1a软件 15

5.1 Modelsim SE 10.1软件 15

5.1.1 Modelsim SE 10.1软件简介 15

5.1.2 Modelsim SE 10.1a软件调试步骤 15

第六章 结束语 16

致 谢 17

参考文献 18

附 录 19

1.验证程序 19

第一章 引 言

1.1 选题背景与意义

目前阶段关于对高频信号的采集的需求变的越来越多，而且数字化技术的发展越来越快，但是普通的A/D转换器对高频信号进行实时采集是非常困难的，因为受到现有的元器件的性能和成本的制约，所以更多的使用等效采样技术^[2][3]。通过设计精密延时电路在等效采样技术中才可以保证能够得到高频信号（高精度的高频信号）。由此我们可以知道，设计高速数据采集系统中的关键技术之一是精密延时电路。^[4]

我们的日常生活中到处都可以见到关于延时电路的运用，小的可以小到家里日常使用的电器，大的可以大到卫星雷达。追根溯源， 从最开始的延时概念提出然后到最初的固体软件延时的实现，虽然实现的延时量很短暂，仅仅只有几秒，几十秒，短暂的几秒、几十秒，但是却足以让整个行业意识到和感受到延时所带来的优势和它的必要性。在那之后出现了很多研究延迟电路的方法，但是很多方法实现出来的精度很低，达不到想要的状态，或者延时的范围与高精度之间是不具备兼容的。在测控、雷达、通信、军事等许多领城，都需要高精度的延时电路来实现。对低成本的精密延迟电路的研究非常有必要，它可以应用在很多方面，因为高精度延时是非常困难的，比如成本过高，内容非常复杂而且实现特别难或者技术被保密，不为外人所知。^[5][6]

1.2 ASIC简介与FPGA简介及其区别

1.2.1 ASIC简介与FPGA简介

ASIC（专用集成电路）：专用集成电路是通过了解用户的实际需要来为客户进行专门的定制。在专用集成电路市场上很大部分的市场份额是被半定制电路所占用，仅有很少一部份的份额给予全定制集成电路。80年代初因为超大规模的集成电路工艺越来越规范化，而且很多技术也被广泛的应用于集成电路的设计，比如计算机辅助设计技术，而且竞争越演越烈在电子整机市场中，所以专用集成电路的技术在这个阶段迅速的发展起来^[7]。专用集成电路具有很多特点，比如最大特点就是设计所需的周期比较短，功能方面比较强大，还有着足以取代中小规模集成电路的生命力；正是因为这个特点，受到了很多用户的注意，特别是国防部的用户。电子整机的开发使用专用集成电路的好处主要有：1.设计开发的周期短可以导致几十甚至上百块中小规模的标准集成电路可以被一块专用集成电路所代替，整机的开发时间被大大缩短了，而且性能及其可行性也被提高了，体积和重量的减少，总的成本支出也被降低了；2.可设计的空间范围大，顾客可以自己参与设计，不仅使得产品可以多样化发展，也提高了产品的可靠性还提高了产品的保密程度和其竞争能力，有利于军事应用的保护和整机厂家的利益保护。

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