基于PVT偏差片上监测的自适应电压调节系统设计

论文总字数：33457字

摘 要

本科生签名： 指导导师签名： 日期：

摘 要

无论数据中心还是手持设备，功耗通常是当今这些计算机平台首要关注的问题。由于无法确定的PVT偏差的影响，在传统设计中电源电压一般都会根据芯片最坏状态而留出一定的余量，而这些电源电压的余量导致了功耗的增多。所以为了降低功耗，本文采用自适应电压调节技术（Adaptive Voltage Scaling，AVS）动态的调节电源电压，从而减少电压余量。

本文按照“先设计延时监测单元组，再设计延时采样单元，然后设计AVS控制单元最后整体仿真”的思路设计整个AVS系统。首先计算出电路中延时前200的路径的互联延时比（线延时与逻辑延时的比值），接着对这些互联延时比进行排序，筛选出互联延时比中的最大值、中间值和最小值所对应的路径后，复制这些路径，测得延时值后通过matlab筛选出最终的4条具有代表性的关键路径。同时，使用C单元连接这些复制路径组成延时监测单元，C单元的作用是从这4条复制路径中选择出当前PVT下延时最长的作为监测路径。监测的延时通过带有自校准的延时采样单元获取，然后经过控制单元动态的调节供电电压。考虑到PVT偏差对延时采样单元的影响，本文采用带有自校准的延时采样单元，使采样结果能准确的反映关键路径的延时。通过这种方法，传统设计中根据芯片最坏状态设计的电压余量将被有效释放。最后，通过HSIM和VCS进行混合仿真来验证整体电路系统的AVS调节结果。

本文采用SMIC 0.18μm工艺设计了基于ARM7 CPU内核的SoC验证电路，工作频率是100MHz，通过自适应电压调节使芯片整体功耗下降。结果表明，在TT工艺角、25℃的条件下工作电压可降低至1.50V，相比于工作电压1.8V在同样的条件下可以降低21.67%的功耗。本文方法可以有效降低芯片功耗。

关键词：PVT偏差，低功耗，关键路径，自校准，自适应电压调节

Abstract

Regardless of the data center or handheld devices, power is primary concerned in these computer platform nowadays. Typically, in response to the PVT deviation unable to be determined, the traditionally IC design will set aside a certain amount of voltage headroom based on the worst condition of the circuit. However, the voltage margin will led to the increased power consumption. Herein, for reducing the power consumption caused by the voltage margin, The Adaptive Voltage Scaling (AVS) was introduced and the supply voltage could be adjusted dynamically.

In this paper, the whole AVS system is designed in accordance with the sequence of monitoring cell, delay sampling cell, AVS control cell and final simulation. First, the interconnected delay ratio (the ratio of line delay and logic delay) of the top 200 longest delay paths was calculated. Then the path replicas by filtering the max, mid, min interconnected delay ratio of these 200 paths were got. Using MATLAB, we obtain four critical path replicas and design a path monitor through connecting the four replicas using C-cell. C-cell are used to select the longest delay path as monitoring path. The monitor delay is obtained through the delay sampling cell with self-calibration mechanism. And the control cell adjusts the voltage dynamically. Considering the influence of PVT variation on delay sampling cell, in this work, sampling cell with self-calibration was used, making the sampling results reflect the critical path delay more accurately. By this way, compared to the traditional design, the voltage allowance was reduced. At the end, we design a hybrid simulation platform based on HSIM and VCS, simulation and verification of the whole design.The validity of the circuit has been implemented on an ARM7 based SoC(System on Chip), which is designed under 0.18μm process and working at 100MHz frequency. Using AVS technique, the power consumption of the circuit is decreased. Under TT process corner, 25℃, the supply voltage can be reduced to 1.48V. The power consumption of this design is 16.7% less than the fixed 1.8V traditional design. The method proposed in this paper can effectively reduce the chip's power consumption.

Key Words: PVT variation, Low power, Critical path, Self-calibration, Adaptive voltage scaling

目录

摘 要 III

Abstract IV

目录 V

第一章 绪论 2

1.1课题研究背景 2

1.2本文的主要内容和研究目标 3

第二章 自适应电压调节技术 4

2.1 芯片中电路功耗的组成 4

2.1.1 静态功耗 4

2.1.2 动态功耗 5

2.2 PVT偏差对电路的影响 5

2.2.1 工艺偏差 6

2.2.2 电压波动 7

2.2.3 温度波动 7

2.3 自适应电压调节技术的分类比较 8

2.3.1 直接监测法 8

2.3.2 间接监测法 9

第三章 关键路径时序监测及AVS控制模块设计 11

3.1 关键路径监测单元设计 11

3.1.1 逻辑延时和互联延时 12

3.1.2 复制路径选取方法 14

3.2 延时采样单元设计 16

3.2.1 传统延时采样单元结构 16

3.2.2 自校准延时采样单元设计 18

3.2.3 采样单元参数设置 19

3.3 AVS系统设计 21

3.3.1 AVS控制单元设计 21

3.3.2 AVS控制单元调节过程 23

3.4 本章小结 26

第四章 AVS系统仿真结果 27

4.1 芯片功能验证 27

4.2 AVS系统动态调节验证 28

4.3 功耗仿真及分析 30

第五章 总结与展望 32

5.1总结 32

5.2展望 32

致谢 34

参考文献 35

第一章 绪论

1.1课题研究背景

无论数据中心还是手持设备，功耗通常是当今这些计算机平台首要关注的问题^[1]。他们的重要性主要是因为随着半导体工艺的飞速发展，集成电路（Integrated Circuit, IC）的工艺尺寸也在逐渐的变小，CMOS技术早已停止缩小并接近完美，功率密度（芯片单位面积上的功耗）因此也随着每一代技术的革新显著增加。而功率密度的增加又会导致芯片内部发热量的增大以及芯片功能可靠性的下降。如果我们要继续提供越来越好的计算性能，就需要找到新的更加节能的方法。

同时，随着半导体工艺的飞速发展，工艺、电压、温度（Process-Voltage-Temperature, PVT）等参数的偏差对集成电路设计的影响也越来越大。例如：工艺参数偏差对晶体管的开关速度有很大的影响，导致整个芯片的不同核心在功耗和性能上差异显著。同时工艺参数偏差会产生一些负面作用，因为它们将导致芯片消耗更多的静态功耗，导致工作频率降低，并且甚至发生错误。所以，在芯片工作时，PVT偏差对芯片电路时序的影响必须考虑，从而保证芯片能够在最坏状态^[2]（wc，worst_case）下正常的运行，“最坏状态”是指对电路时序造成所有不利的影响因素全部出现时的状态。

一种能够降低功耗的方法是：降低工作电压（）的值，但是为了应对无法确定的PVT偏差，在传统的设计中一般都会根据芯片最坏状态而留出一定的电压余量，即工作电压一般来说相对较高。然而由于最坏状态在实际情况中很少会出现，所以工作电压是有可以降低的空间的。由此出现了自适应电压调节技术（Adaptive Voltage Scaling, AVS）。

在数字集成电路设计中，PVT偏差等因素对电路时序的影响都可转化成路径延时的变化。自适应电压调节技术主题思路是：在芯片的电路中加入时序监测单元，从而能够实时的监测关键路径时序受PVT偏差的影响，然后根据关键路径的延时信息动态的调节电路的工作电压^[3]。故AVS在一定程度上降低了工作电压，同时也能保证芯片正常功能的实现。

在国外，很多公司和大学都对自适应电压调节技术有一定的研究，大体可分为两类：间接监测的自适应技术和直接监测的自适应技术。间接监测的自适应技术如2007年，IBM提出了一种分布式关键路径时序监控单元^[13]，该单元并联了5条能够反映不同延时类型的路径，能够组成14种不同的延时信息，该监控单元的精确性较高，但仍然具有面积较大的缺点。2012年，Renesas公司提出了以最优门结构搭建出的通用监控单元^[14]，该结构由两个PMOS和两个NMOS各自串联组成，该结构的通用性较好，可以适用于很多SoC中，误差较小，且该结构面积较小，监控单元比较简单。直接监测的自适应技术不同于间接监测，大多复杂度较高，如2006年密西根大学提出的一种双采样监测单元^[15]，该监测单元位于关键路径末端，可以实时判断电路是否会发生时序错误，并且，该方案还设计了一套对应的错误纠错机制。在我国，自适应电压调节技术相对发展较晚，东南大学在基于片上时序监测的低功耗技术方面也展开了研究，设计了一种具有原地纠错功能的片上时序监测电路，相对于常规电压可降低功耗47.94%^[16]

1.2本文的主要内容和研究目标

如背景里说的，为了应对无法确定的PVT偏差，在传统的设计中一般都会根据芯片最坏状态而留出一定的电压余量，所以为了降低这些电压余量，我们在芯片电路总加入时序监测单元，然后通过延时采样单元采取延时值，最终通过控制单元根据延时值动态的调节电压。

本文首先计算出电路中延时前200的路径的互联延时比，接着对这些互联延时比进行排序，筛选出互联延时比中最大值，中间值和最小值所对应的路径后，复制这些路径，测得延时值后通过matlab筛选出最终的4条关键路径，组成延时监测单元组。然后监测的延时通过带有自校准单元的延时采样单元获取，控制单元最终根据延时控制LDO单元动态的调节电压。考虑了PVT偏差对延时采样单元的影响，本文采用的带有自校准单元的延时采样单元，使采样结果更能准确的反映关键路径的延时；同时本文详细的介绍了控制单元如何工作，存在自校准和AVS两种模式。通过这种方法，传统设计中根据芯片最坏状态设计的电压余量将被释放很多。最后联合HSIM和VCS进行混合仿真，从而验证整个AVS设计。

具体研究目标：完成延时监测单元组和AVS调节模块的设计，针对基于ARM7为内核的验证电路，采用SMIC 0.18μm工艺，在100MHz的设计频率下，通过自适应电压调节，使芯片的整体功耗至少降低15%。

第二章 自适应电压调节技术

在本章，第一，要分析芯片中电路的功耗组成，从而说明通过降低电压来降低功耗是最直接而且有效的手段；第二，要说明PVT的变化对芯片中电路时序的影响，从而解释自适应电压调节技术的可行性基础。

2.1 芯片中电路功耗的组成

芯片中电路的功耗可以分为：静态功耗和动态功耗^[4]。如图2-1所示，当晶体管不导通的时候，漏电流引起静态功耗。动态功耗又可分为：开关功耗和短路功耗，负载电容和晶体管寄生电容的充放电电流(）会引起开关功耗，短路功耗是CMOS电路翻转时短路电流导致的。

剩余内容已隐藏，请支付后下载全文，论文总字数：33457字

相关图片展示：