论文总字数：3567字
AGC结构：
粗调级结构：
细调级结构：
固定增益放大器：
峰值检查单元：
D触发器：
PGA：
可变电阻：
以上电路在服务器中的路径：
/home/wsn/huangx/mylib/PGA_1_TEST/schematic2
Verilog代码：
module logic_2(
clk,reset,
c0,c1,c2,c3,
s0,s1,s2,s3,
e0,e1,e2,e3,
d0,d1,d2,c4,c5
);
input clk;
input reset;
input c0,c1,c2,c3;
output s0,s1,s2,s3;
output e0,e1,e2,e3;
input c4,c5;
output d0,d1,d2;
reg [3:0] s;
reg [3:0] e;
reg [4:0] q;
reg [3:0] c;
reg [2:0] d;
always @(posedge reset)
begin
s=4'b1111;
q=5'b11111;
e=4'b1111;
d=3'b000;
end
//
always @(c0 or c1 or c2 or c3)begin
c[0]lt;=c0;
c[1]lt;=c1;
c[2]lt;=c2;
c[3]lt;=c3;
end
//
always @(negedge clk )
begin
if (c3==0 amp;amp; s[0]==0 amp;amp; s[1]==0 amp;amp; s[2]==0)
begin
e[3]=1'b0;
q[3]=1'b0;
end
else
begin
s[3]=1'b1;
e[3]=1'b1;
q[3]=1'b1;
end
if (c2==0 amp;amp; s[0]==0 amp;amp; s[1]==0)
begin
e[2]=1'b0;
q[2]=1'b0;
end
else
begin
s[3:2]=2'b11;
e[3:2]=2'b11;
q[3:2]=2'b11;
end
if (c1==0 amp;amp; s[0]==0)
begin
e[1]=1'b0;
q[1]=1'b0;
end
else
begin
s[3:1]=3'b111;
e[3:1]=3'b111;
q[3:1]=3'b111;
end
if (c0==0)
begin
e[0]=1'b0;
q[0]=1'b0;
end
else
begin
s[3:0]=4'b1111;
e[3:0]=4'b1111;
q[3:0]=4'b1111;
end
end
//
always @(posedge clk)
begin
if (q[3]==0)
s[3]=1'b0;
if (q[2]==0)
s[2]=1'b0;
if (q[1]==0)
s[1]=1'b0;
if (q[0]==0)
s[0]=1'b0;
end
//
always @(c or s[3:0])
begin
case(c)
4'b0001:begin
if (s[3:0]==4'b1111)
begin
q[4]=0;
end
else
begin
q[4]=1;
end
end
4'b0010:begin
if (s[3:0]==4'b1110)
begin
q[4]=0;
end
else
begin
q[4]=1;
end
end
4'b0100:begin
if (s[3:0]==4'b1100)
begin
q[4]=0;
end
else
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