论文总字数：29136字

摘 要

随着移动互联网应用的快速发展，移动设备的处理能力和续航时间越来越受到重视。嵌入式静态随机存取存储器（Static Random Access Memory，SRAM）作为移动处理器芯片的关键模块之一，逐渐成为业界的研究热点。存储单元及存储阵列是构成SRAM的主体模块，直接决定了SRAM的性能、功耗和面积等指标。因此，在宽电压尤其是近阈值电压条件下，研究存储单元及存储阵列的设计方法，对SRAM整体性能的提升具有重要的意义。

本文首先通过调研，总结了存储单元及存储阵列设计所面临的挑战，分析和比较了常见的存储单元及其读写辅助技术。然后通过理论分析，基于40nm工艺下适用于手工分析的晶体管混合电流模型，建立了宽电压下存储单元的良率模型，得到了存储单元及存储阵列关键指标（良率）关于其相关参数（包括单元电压、字线电压等）的目标函数，并将理论计算结果与Hspice仿真结果进行比较分析，验证了模型的正确性。最后，给出了满足指标要求的参数范围或趋势，以指导存储单元及阵列电路的设计和优化。

关键词：宽电压，存储单元，良率建模，目标函数

RESEARCH AND REALIZATION OF LOW-VOLTAGE HIGH-ENERGY-EFFICIENCY STATIC RANDOM ACCESS MEMORYA

Abstract

With the rapid development of mobile internet application, the stringent performance and power consumption of mobile devices become more and more important. AS a key part of mobile processors, the embedded SRAM is an increasing concern for high energy-efficient circuit design. The bitcell and array is the critical part of the SRAM, and decide the critical criteria of the SRAM, like performance, power consumption and area. Therefore, it is significant to study the design method of SRAM bitcell and array in the wide voltage, especially in the near-threshold voltage condition.

Firstly, this paper summarizes the challenges faced by the bitcell and array design. Then, we analyze and compare the common SRAM bitcell structures and the read and write assist technology. Next, through theoretical analysis, bitcell yield model are established using the hybrid current model in 40nm CMOS technology. The objective function of the critical criteria (yield) of SRAM bitcell and array on relevant parameters (including bitcell voltage, word line voltage, etc.) is discussed. The correctness of the model is verified by comparing the theoretical calculation results with Hspice simulation results. Finally, this paper determines the ranges or trend of the related parameters in order to guide circuit design.

KEY WORDS: Wide Voltage, Memory Cell, Yield Modeling, Objective Function

目录

摘 要 I

Abstract III

第一章 绪论 1

1.1 引言 1

1.2 存储单元及存储阵列设计挑战 1

1.3 研究现状 3

1.4 本文的研究目的和主要研究内容 3

第二章 存储单元及阵列设计综述 5

2.1 传统6T单元 5

2.2存储单元优化技术 5

2.2 存储阵列优化技术 7

本章小结 8

第三章 存储单元设计方法研究 10

3.1存储单元及阵列的主要设计指标 10

3.2 晶体管混合电流模型 12

3.3 存储单元良率建模 14

3.3.1 SRAM单元失效机制 14

3.3.2 SRAM存储单元失效率建模 15

3.4 本章小结 27

总结与展望 28

致谢 29

参考文献 30

第一章 绪论

1.1 引言

现如今科技发达，人类生产力提高，资源消耗也越来越多，能源问题日益突出，许多国家将面临资源短缺的威胁，节约能源刻不容缓，绿色环保深入人心。便携式产品的普及及其需求的增长，使得在超大规模集成电路中功耗问题越来越成为人们关注的焦点。

过大的功耗不仅造成能源的浪费，还会引起散热问题和可靠性设计问题。随着设计复杂性的加深和IC性能的提高，单片集成封装的功耗呈现逐年上升趋势，在高性能处理器中功耗问题尤其突出。尽管采用了各种制冷措施来维持系统的正常运行，但功耗转化的焦耳热将对电路性能产生很大影响。功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性，尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。

近年来，以无线传感网、移动互联网为代表的应用对芯片提出了越来越苛刻的功耗要求。通常，高性能系统级芯片（SoC）为了提高性能，会内嵌大量的存储器，这使得存储器功耗在整个芯片功耗中占有较大的比重。因此静态随机存储器(SRAM)的低功耗设计受到越来越多的关注。

降低功耗最直接有效的方法就是降低电源电压。但是在近阈值区，工艺参数变化对存储单元及存储阵列稳定性和性能的影响急剧增大，近阈值区SRAM电路的设计方法还不完善^[4]。在先进工艺下，传统电路优化策略已经不适用于近阈值区SRAM存储单元和存储阵列的设计。传统的单元电路和阵列结构设计方法在近阈值区已无法满足性能和稳定性要求，并且在极端情况下可能导致SRAM失效。因此，分析并解决近阈值区SRAM存储单元及阵列的设计挑战是当前嵌入式SRAM的研究热点之一。

1.2 存储单元及存储阵列设计挑战

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