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摘 要

频率综合器是射频前端芯片中的关键模块，可以为无线收发机提供稳定的本振信号。在锁相环频率综合技术中，分频器是其中非常重要的部分之一。

本次设计的分频器电路应用于锁相环频率综合器中，实现将压控振荡器（VCO）输出信号二分频的功能。使用的是TSMC 0.13um工艺，电源供电电压为1.2V。本文首先介绍了频率综合器的分类结构，重点介绍了锁相环频率综合器及其主要性能指标。然后介绍了几类常用分频器结构和它们的工作原理：再生式分频器，参量分频器，注入锁定分频器和静态分频器。本次设计使用静态分频器结构。接着介绍了本次毕设完成的主要工作：二分频器电路原理图的设计，前仿真，版图设计，后仿真和最终测试。前仿真结果表明在输入信号峰值为160mV（约为-6dBm）时，二分频器工作频率范围为13.8GHz-23.6GHz。后仿真结果相对于前仿真结果性能下降得较多，在与前仿真相同条件下，后仿真的工作频率范围为9.6GHz-16.4GHz。芯片测试结果表明在电源电压供电为1.2V，输入功率为-6dBm时的工作频率范围为11.7GHz-20GHz，覆盖指标要求的12.5GHz-13.5GHz。

关键词：频率综合器，二分频器

Design of 13GHz divide-by-2 frequency divider in 0.13um CMOS process

Abstract

Frequency synthesizers play an important role in the RF front-end chip. It can provide a stable local oscillator signal to the wireless transceiver. In the frequency synthesizers based on phase-locked loop, the frequency divider is one of the key modules.

The proposed frequency divider circuit is applied to a phase locked loop frequency synthesizer and divides the VCO’s output signal by two. The TSMC 0.13um process is used in the design. The power supply voltage is 1.2V. First of all, this article introduces the classification, structure and key performance parameters of the frequency synthesizer. The PLL frequency synthesizer is highlighted in this part. Then several common kinds of dividers is mentioned: regenerative frequency dividers, parametric frequency dividers, injection-locked frequency dividers and static frequency dividers. In this design, static frequency dividers is adopted. In the next part, the main work I’ve done is presented. It contains the circuit schematic design, pre-simulation results, layout design, post-simulation results and the final test results. Pre-simulation shows that the operating frequency range of divider is 13.8GHz-23.6GHz when the peak value of the input signal is 160mV (about -6dBm). And the operating frequency range of divider in the post-simulation is 9.6GHz-16.4GHz. Compared with the pre-simulation results, the post-simulation results show worse performance. At the same condition as the pre-simulation, post-simulation can work within 9.6GHz-16.4GHz. Measurement results indicate the divider can work within 11.7GHz-20GHz while supply voltage is 1.2V and the power of input signal is -6dBm, which includes the required frequency.

KEY WORDS: Frequency Synthesizer, Divide-by-2 Frequency Divider

目录

第一章 绪论 1

1.1 课题背景及意义 1

1.2 设计内容和设计指标 1

1.3 论文组织 2

第二章 频率综合器综述 3

2.1 直接频率综合技术 4

2.2锁相环频率综合技术 5

2.3 频率综合器性能指标 6

2.3.1频率范围 6

2.3.2 频率分辨率 6

2.3.3 相位噪声、抖动和杂散 6

2.3.4 锁定时间 7

第三章 分频器原理与电路结构 9

3.1 分频器分类 9

3.1.1再生式分频器 9

3.1.2参量分频器 10

3.1.3注入锁定分频器 10

3.1.4静态分频器 11

3.2 触发器设计 12

3.2.1 触发器时间参数 12

3.2.2 触发器设计要求 12

第四章 二分频器电路设计及仿真 13

4.1 静态分频器结构分析 13

4.1.1 真单相时钟结构 13

4.1.2 并联电流开关结构 13

4.1.3 源级耦合结构 14

4.1.4 伪差分结构 16

4.2二分器电路设计 19

4.2.1 电路原理图 19

4.2.2 前仿真 19

4.3 版图设计 23

4.3.1 版图设计流程 23

4.3.2 版图设计要点总结 24

4.3.3 电路版图 25

4.3.4 后仿真 25

4.4 测试 27

4.4.1 测试芯片 27

4.4.2 测试环境 28

4.4.3 测试内容及测试结果 28

第五章 总结 31

致谢 33

参考文献 35

第一章 绪论

1.1 课题背景及意义

随着技术的发展，频分复用技术被广泛应用在现代无线通信系统中，使用频分复用技术可以提高频谱利用率。当信道出现被占用或者信道质量不佳等现象时，无线收发机可以利用频率综合器改变输出频率来实现信道的切换，从而完成信道的实时调节。通常频率综合器的输出频率是可以进行编程控制的，称为本地振荡信号，本振信号的质量对整个无线通信系统性能影响较大。

在基于锁相环的频率综合器中，有两个模块要工作在较高的频率下，一个是高速分频器，另一个是压控振荡器。因此，高速分频器是基于锁相环的频率综合器中一个很重要的模块。一方面，高速分频器用于对压控振荡器输出进行分频，所以它工作在频率综合器模块的最高频率下，整个系统的最高工作频率会受到它工作频率的限制；另一方面，高速分频器可以用来获得正交输出。一般若要设计正交压控振荡器（VCO），频谱纯度与相位精度是必须要考虑的，而若用分频器实现正交输出，最终输出信号的相位噪声只与输入信号有关，不过相位精度需要进一步优化分频器的参数才能完善。

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