论文总字数：28206字

摘 要

本文研究了多种低建立、保持时间D触发器电路结构，对多种不同架构的D触发器进行原理以及优缺点分析，并完成架构改进以及架构中MOS原件的尺寸设计。

D触发器(D-Flip-Flop, DFF)是组成时间数字转换器电路的基本单位。若D触发器的建立保持时间无法满足一定要求，电路会在锁存数据的过程中进入亚稳态，电路正确功能的实现也会因此受到影响。由于数据锁存时间的随机性，时钟信号沿不可避免地会产生与节点状态跳变沿过近的状态，即无法满足D触发器的建立时间和保持时间，从而导致锁存数据错误而产生误码。因此，低建立、保持时间D触发器的设计对精确的数据存储而言是十分重要的，可以从根本上抑制误码以提高电路的可靠性。

本文选择真单相时钟(True-Single-Phase-Clock, TSPC)和灵敏放大器型(Sense-Amplifier-Flip-Flop, SAFF) D触发器进行重点比较，在分析了两种D触发器的基本原理后，本文对两种D触发器分别进行了改进，通过改变预充电、放电路径达到降低建立保持时间、降低功耗的效果。

经过改进，给出的真单相时钟 D触发器的低电平建立保持时间达到90ps以内，高电平建立保持时间为0；给出了两种改进的灵敏放大器型D触发器结构，第一种改进结构的低电平建立保持时间达到50ps以内，高电平建立保持时间为0；第二种改进结构的低电平建立保持时间达到30ps以内，高电平建立保持时间达到40ps以内。与第一种改进结构相比，第二种改进结构的功耗被降低了34%。

关键词：D触发器，建立保持时间，TSPC，SAFF

Abstract

This paper studies a variety of D flip-flop circuit structures with low setup and hold time, and compares each structure’s operating principles, along with their merits and demerits.

D flip-flop (DFF) is the primary unit of a time-to-digital converter circuit. Due to the limitation of establishing setup and hold time, the circuit enters a meta-stable state during data latching, and the normal function of the circuit is then achieved. The implementation has an impact. Due to the randomness of the data latching time, the clock signal edge will inevitably produce a state that is too close to the transition state of the node state, that is, the D flip-flop's setup and hold time cannot be reached, resulting in an error in the latched data and an error code. Therefore, a low setup and hold time D flip-flop design plays a crucial part in making data storage more exact, which can fundamentally reduce the error code in order to improve the reliability of the circuit.

This paper selects the True-Single-Phase-Clock (TSPC) D flip-flop and the Sense-Amplifier-Flip-Flop (SAFF) to compare. After analyzing the basic operating principles of them, the two types of D flip-flops have been improved by changing the pre-charge and the pre-discharge path, to achieve the reduction of the setup and hold time and the reduction of the power consumption.

After improvement, the low-level setup and hold time of the True-Single-Phase-Clock D flip-flop reaches the target of less than 90ps, the high-level setup the hold time is 0. Two kinds of improved Sense-Amplifier-Flip-Flop structures are given. The low-level setup and hold time of the first improved structure reaches the target of less than 50ps, the high-level setup the hold time is 0. The low-level setup and hold time of the second improved structure reaches the target of less than 30ps, the high-level setup the hold time reaches the target of less than 40ps. In addition, compared with the first improved structure, the power consumption of the second improved structure is reduced by 34%.

KEY WORDS: D flip-flop, Setup and hold time, TSPC, SAFF

目 录

摘要 I

Abstract 1

第一章 绪论 1

1.1 研究背景与意义 1

1.2 国内外研究现状与发展趋势 1

1.2.1 D触发器的亚稳态分析 1

1.2.2 TSPC的逻辑特性 1

1.2.3 D触发器的发展趋势 2

1.3 研究内容和技术指标 2

1.3.1 研究内容 2

1.3.2 技术指标 3

1.4 论文组织结构 3

第二章 DFF工作原理及特性分析 4

2.1 D触发器动态特性 4

2.1.1 经典主从式DFF原理 4

2.1.2 建立保持时间 5

2.1.3 建立保持时间分析 5

2.2 TSPC型DFF 7

2.2.1 电路结构 7

2.2.2 建立保持时间 7

2.3 灵敏放大器型DFF 8

2.3.1 电路结构 8

2.3.2 建立保持时间 10

2.4 两种结构的性能对比 11

2.5 本章小结 11

第三章 改进DFF方案设计 12

3.1 优化TPSC 12

3.1.1 电荷共享与毛刺 12

3.1.2 优化结构 13

3.1.3 MOS管尺寸选择 14

3.2 改进SAFF 14

3.2.1 建立时间 14

3.2.2 改进结构一 15

3.2.3 MOS管尺寸选择 15

3.2.4 功耗问题 16

3.2.5 改进结构二 16

3.2.6 MOS管尺寸选择 19

3.3 本章小结 19

第四章 DFF电路仿真验证与分析 20

4.1 TSPC电路 20

4.2 SAFF电路 21

4.2.1 改进后LS-SAFF电路 21

4.2.2 改进后LP-SAFF电路 22

4.2.3 两种改进后SAFF结构的功耗比较 23

4.3 本章小结 23

第五章 版图设计与后仿真验证 25

5.1 版图设计 25

5.1.1 优化TSPC 25

5.1.2 改进SAFF结构 25

5.2 后仿真 26

5.2.1 提取寄生参数 26

5.2.2 优化TSPC结构的后仿结果 26

5.2.3 改进LS-SAFF的后仿结果 27

5.2.4 仿真结果对比 28

5.3 本章小结 28

第六章 总结与展望 29

6.1 工作总结 29

6.2 未来展望 29

致谢 30

参考文献 31

绪论

研究背景与意义

DFF在数字系统中一般作为计数器使用，由于数据都是稳定后再锁存，CLK与D不存在边沿过近的情况，因此DFF的建立保持时间对数据的精确性影响不大。但在低段TDC电路中，DFF对多相时钟进行数据采样，则数据信号会有随机性，时钟信号沿不可避免地会产生与节点状态跳变沿过近的状态，若DFF的建立保持时间无法满足一定要求，电路会在锁存数据的过程中进入亚稳态，电路正确功能的实现也会因此受到影响，产生误码。因此，研究低建立、保持时间的D触发器对于提高数据存储的精确性十分重要。

目前，国内外对D触发器的研究呈现低时延、紧凑面积、低功耗的趋势，而在低建立、保持时间D触发器的设计方面现有成果较少，仍有很大空间。因此，低建立、保持时间的D触发器设计具有一定的研究价值和研究意义。

国内外研究现状与发展趋势

D触发器的亚稳态分析

目前业界对高速、鲁棒性高的设备的需求不断增加，因此适当选择触发器以获得理想性能是非常重要的，有利于为大型系统提供更加容易的时间预算，并提高电路的鲁棒性^[1]。D触发器作为数字电路的基本组成单元，是增大电路面积、产生功耗的重要因素^[2]。David Li等人详细研究了不同的高性能触发器的亚稳态行为^[3]。一般来说，与脉冲触发的触发器、基于传输门的触发器以及具有其他体系结构的触发器相比，在主级中具有反馈的差分交叉耦合逆变器对(例如CSSA，SAFF和PDFF)的触发器表现出最佳的亚稳定性，而他们设计的PDFF在标称上比先前的高性能触发器表现出更好的亚稳态性。

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