摘 要

全数字锁相环ADPLL在数字射频接收机技术中是一个极为关键的组成部分，应用非常广泛。它不仅可靠性高、集成度高、可移植性好，而且具有成本低、静态功耗低等优点，它不但可以直接实现发射机中的数字调频，而且还可以为接收机中的高频抽取滤波提供采样信号。因为其信号全部采用数字形式描述，所以可利用数字信号处理技术来提高整个环路的各项性能。设计方法以及设计工具经过了几十年的发展已日趋成熟，可以支持大量的、复杂的数字电路设计。一些自动化设计工具（例如VHDL或者VerilogHDL、自动综合工具、自动布局布线工具以及版图优化工具）可以在设计数字电路时极大地缩短其周期，也可保证较高的设计可靠性。本文首先介绍了ADPLL的发展演变与重要意义，关于ADPLL的整体结构以及各部分模块做了较为详细的介绍，进而使用Modelsim、MATLAB及Cadence软件研究了ADPLL中的一些关键模块，通过选择合适的实现结构，设计了鉴频鉴相器（PFD），时间数字转换器（TDC），数字环路滤波器（DLF），以及Delta;Sigma;调制器，并通过仿真结果确定了上述关键模块的实现，最后使用40nm CMOS工艺库，生成RTL网表,实现了E波段高速ADPLL中对小数分频电路模块的设计和仿真。

关键词：全数字锁相环，数字环路滤波器，鉴频鉴相器，Delta;Sigma;调制器

Abstract

The all-digital phase-locked loop ADPLL is an extremely critical component in the digital RF receiver technology and has a wide range of applications. It not only has high reliability, high integration, good portability, but also has the advantages of low cost, low static power consumption, etc. It not only can directly implement digital frequency modulation in the transmitter, but also can provide sampling signals for high frequency decimation filter in the receiver. Since the signals are all described in digital form, using digital signal processing(DSP) techniques to improve the performance of the entire loop is realized. After several decades of development, design methods and design tools have matured and can support a large number of complex digital circuit designs. Some automated design tools (such as VHDL or Verilog HDL, automated synthesis tools, automated place and route tools, and layout optimization tools) can greatly reduce the cycle time of designing digital circuits and ensure high design reliability. This article first introduces the evolution and significance of ADPLL. The overall structure of ADPLL and the modules of each part are introduced in detail. Then some key modules in ADPLL are studied using Modelsim, MATLAB, and Cadence software. In the structure, a phase-frequency detector (PFD), a time-to-digital converter (TDC), a digital loop filter (DLF), and a Delta;Sigma; modulator are designed, and the realization of the above-mentioned key modules is determined through simulation results. Finally, using the 40nm CMOS process library to generate the RTL netlist, so the design and simulation of the fractional frequency division circuit module in the E-band high-speed ADPLL was realized.

KEY WORDS: all-digital phase-locked loop,digital loop filter,phase frequency detector,Delta;Sigma; modulator

目录

摘要 I

Abstract II

第一章 绪论 1

1.1 研究背景 1

1.2 主要工作及意义 2

1.2.1 主要工作 2

1.2.2 意义 2

1.3 组织结构 3

第二章 全数字锁相环简介 4

2.1 全数字锁相环的基本原理和分类 4

2.1.1 基本原理 4

2.1.2 分类 4

2.2 全数字锁相环的应用和性能参数 4

2.3 VerilogHDL 5

2.3.1 VerilogHDL简介与优劣势 5

2.3.2 VerilogHDL方法与流程 5

2.4 本章小结 7

第三章 ADPLL组成模块 8

3.1 数字鉴频鉴相器 8

3.1.1 模型架构 8

3.1.2 设计与仿真结果 9

3.2 时间数字转换器 10

3.2.1 模型架构 10

3.2.2 设计与仿真结果 12

3.3 数字环路滤波器 14

3.3.1 模型架构 14

3.3.2 设计与仿真结果 15

3.4 Delta;Sigma;调制器 23

3.4.1 模型架构 23

3.4.2 设计与仿真结果 26

3.5 本章小结 30

第四章 后端综合 31

4.1 集成电路设计简介 31

4.2 仿真结果 32

4.3 本章小结 37

第五章 总结与展望 38

致谢 39

参考文献 40

绪论

研究背景

20世纪30年代由Debellescize最先提出和发明了锁相环（Phase Looping Lock,PLL）^[1]。它起初是为了改善帧同步以及行同步，而被应用在了电视接收机中，目的是增强其抗干扰能力。后来衍生出的各种电路被广泛应用于通讯电子领域中。将锁相环设计成闭环系统，并实现自动控制其相位^[2]，可以将其认为是一种应用在通信接收机中的电路或是模块，它从接收到的信号中处理并提取某一个时钟的相位信息。换句话说，锁相环模仿了一个时钟信号，从而使得时钟信号和接收信号在某个角度相同步。在时钟锁定的情况下，模仿的时钟信号和接收信号中的时钟信号相比存在一定的相位差，因此将其称为锁相器。现阶段PLL技术基本用于下述重点领域：频谱搬移以及频率合成器。

第一代锁相环是通过分立元件设计完成的，因此只能完成一些最为基础的功能^[3]。20世纪60年代标志着集成锁相环的第一次出现，从此开启了锁相环快速发展的序幕。最早的集成锁相环完全由模拟电路组成，它一般是由以下三个模块：鉴相器（Phase Detector,PD）、环路滤波器（Loop Filter,LF）以及压控振荡器（Voltage Controlled Oscillator,VCO）构成^[3]。此模拟电路架构从引入之日起就基本保持不变^[3]，但在具体应用中会根据实际应用背景而采取不用的工艺以及电路结构。PD采用模拟乘法器，用以鉴别输入与输出信号间存在的相位差，LF采用无源器件或有源RC滤波器，最后由VCO产生输出信号。上个世纪70年代开始出现了电荷泵锁相环（CPPLL）,也将它称作数字锁相环（DPLL），但其只是一种数模混合系统的锁相环，因为在环路中只有PD是采用数字电路完成的，而其他部分，例如VCO、低通滤波器（Low Pass Filter,LPF）以及电荷泵（Charge Pump,CP）都是采用模拟电路完成的^[2]。

此后出现的全数字锁相环（ADPLL）是真正意义上完全由数字电路实现的数字系统。其内部只有数字信号的存在，且不含有例如电感、电容等的无源器件^[2]。它的功能能够通过计算机程序而不是硬件来完成，所以也将它称作软件锁相环（SPLL）^[3]。与过去的模拟锁相环不同，振荡源LC数控振荡器（Digital Controlled Oscillator，DCO）是ADPLL中的最为关键的模块，它控制DCO输出信号的频率变化。鉴频鉴相器（Phase Frequency Detector,PFD）通过时间数字转换器（TDC）以及几种特殊的加法累加器协同配合，以使其正常工作，实现正确的相位误差输出。相较于模拟的环路滤波器，数字环路滤波器（Digital Loop Filter,DLF）本质是对输入的数字信号进行处理的一种电路，它通过处理数字相位误差以及修改其频谱以使其满足预期的目标。和模拟滤波器不同，数字电路不需要经常在片外实现，它很容易在片内集成。除此之外，模拟滤波器无法完成但是数字滤波器可以完成的一点是，它能够完成自适应，因为其匹配参数可以通过描述数字滤波器的硬件语言进行动态实时修改。