分布式时钟驱动电路的设计

论文总字数：26761字

摘 要

随着集成电路技术的发展，电路系统朝着高速、高精度、高集成度的方向飞速提升，时钟分布网络的规模不断扩大，同时系统对电路中时钟信号的质量要求也在不断提高。时钟分布网络的理想状态是时钟源或者主缓冲器送出的时钟信号能同时到达寄存器。

但实际设计中往往因为工艺偏差、外界环境因素影响等等原因无法达到目标，出现时钟偏斜的问题。而且在传输过程中信号可能会出现占空比失调，对于一些高工作速率的系统来说，信号占空比失调会给系统结果带来误差甚至错误。本文针对时钟偏斜和占空比失调两个问题进行研究，设计了相应的开环式偏斜补偿电路和基于积分器和阈值翻转电路的占空比调制电路，并在Cadence中，采用TSMC 0.35μm 3.3V CMOS工艺，对两个电路进行分开仿真和组合仿真。偏斜补偿电路能将不同传输延时的信号调整到同一延时，占空比调制电路对占空比在10%~80%范围内的输入信号，可以把它调节到占空比为50%，且精度在±0.5%内。

关键词：时钟分布网络，占空比调制电路，时钟偏斜补偿电路，积分器，阈值翻转电路

Abstract

With the development of integrated circuit technology, the circuit system is moving towards high speed, high precision and high integration. The scale of the clock distribution network is expanding constantly, and the quality requirement of the clock signal is also increasing. The ideal clock distribution network is that the clock signal sent by the clock source or the main buffer can reach the registers at the same time.

However,due to the process deviation and the influence of the external environment factors, the actual design can not achieve the ideal state. And for some high operating rate systems, the signal duty cycle offset will bring the system error.This paper will study how to deal with clock skew and duty cycle offset, by designing the open-loop skew compensation circuit and the duty cycle modulation circuit based on integrator and threshold flip circuit. In Cadence, TSMC 0.35μm 3.3V CMOS process, the two circuits were simulated. Skew compensation circuit can adjust the signal of different transmission delay to the same delay.And the duty cycle modulation circuit can adjust the input signal，with the duty cycle in the range of 10% to 80%, to the duty cycle Ratio of 50%, with the accuracy of ± 0.5%.

KEY WORDS:clock distribution network, duty cycle modulation circuit, clock skew compensation circuit, integrator, threshold flip circuit

目 录

摘要 ………………………………………………………………………………………Ⅰ

Abstract ……………………………………………………………………………………Ⅱ

1. 绪论 …………………………………………………………………………………1

1.1 研究背景和意义 ……………………………………………………………………1

1.2 国内外研究现状 ……………………………………………………………………1

1.3 论文的组织结构 ……………………………………………………………………3

第二章 占空比调制电路的研究 ……………………………………………………………4

2.1 占空比调制电路的性能指标 ………………………………………………………4

2.2 占空比调制电路的研究与比较 ……………………………………………………4

2.2.1 数字式占空比调制电路 ………………………………………………………4

2.2.2 模拟式占空比调制电路 ………………………………………………………7

2.2.3 综合比较 ……………………………………………………………………11

2.3 占空比调制电路的设计 ……………………………………………………………11

2.3.1 整体电路结构 ………………………………………………………………11

2.3.2 对检测级的改进 ……………………………………………………………13

2.3.3 对调整级的改进 ……………………………………………………………14

2.3.4 改进后的占空比调制电路设计 ……………………………………………15

2.4 本章小结 ……………………………………………………………………………17

第三章 时钟分布网络概述 …………………………………………………………………18

3.1 时钟偏斜和时钟抖动 ………………………………………………………………18

3.2 常见的时钟分布网络 ………………………………………………………………18

3.2.1 树形结构 ……………………………………………………………………18

3.2.2 网格结构 ……………………………………………………………………19

3.2.3 树形与网格混合结构 ………………………………………………………20

3.3 中继器 ………………………………………………………………………………20

3.4 时钟偏斜补偿 ………………………………………………………………………21

3.5 时钟分布网络电路设计 ……………………………………………………………21

3.5.1 时钟树设计 …………………………………………………………………22

3.5.2 时钟偏斜补偿电路设计 ……………………………………………………22

3.6 本章小结 ……………………………………………………………………………24

1. 电路的仿真 …………………………………………………………………………25

4.1 占空比调制电路的仿真 ……………………………………………………………25

4.2 时钟偏斜调整电路的仿真 …………………………………………………………27

4.3 总体电路仿真 ………………………………………………………………………29

4.4 本章小结 ……………………………………………………………………………30

1. 总结和展望 …………………………………………………………………………31

致谢 …………………………………………………………………………………………32

参考文献 ……………………………………………………………………………………33

第一章 绪论

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