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摘 要

本文基于DDS激励PLL方法，利用现有商用芯片设计了工作频段在100MHz～5GHz的频率、相位均可数字调控的宽带频率源实现方案。

首先，本文对频率综合的基本概念进行阐述，主要介绍三种常用实现频率综合的通用方案，并从主参数符合程度、噪声杂散性能等方面进行比较、模拟设计，最后选择DDS激励PLL方案，而且对参考芯片进行了改动。然后针对这个方案，提出了以70MHz为中心频点的窄带DDS输出激励PLL整数倍频的方案，使用电容耦合滤波器提升带外抑制，配合PLL的环路滤波器，就可以使整个系统的噪声和杂散性能与集成PLL本身良好的噪声和杂散性能相差无几。电路图采用分层次设计，预留了许多提供分开测试的地方。6层板PCB图上电源层的设计与顶层和底层分开，用6块超低噪声电源芯片对每个电源区供电。软件方面，用单片机针对两款芯片的时序特点进行输入仿真。

关键词：频率源、数字相位控制、DDS激励PLL

Abstract

In this thesis, a wide-band frequency synthesizer with digital controllable frequency and phase properties, operating at the bandwidth of 100MHz ~ 5GHz, is designed based on the DDS Stimulating PLL scheme, by using the existing commercial chips.

Firstly, some basic concepts of frequency synthesizer are described, and three general schemes of the frequency synthesizer are introduced. Through thoroughly comparisons on concerning main factors, practicability, phase noise and spur performances etc., the DDS Stimulating PLL scheme is chosen .. Following the chosen scheme, the DDS output is set to a narrow band centered on 70MHz, which is used as the PLL integer frequency. A capacity coupling filter is used to increase the depressions outside the operating bandwidth, cooperating with the PLL loop filter, which can maintain the noise and spurious performance of the whole system almost the same with that of the integrated PLL chip. The schematic design uses a hierarchical design method, and sets aside a lot of testing points. The design of the power supply layer on the 6 layer PCB diagram is separated from the top layer and the bottom layer, supplied by 6 ultra low noise power supply chips. Based on timing characteristics of the two chip, the input simulation is also established.

KEY WORDS: frequency source, frequency and phase controllable, DDS Stimulating PLL method

目 录

摘要 Ⅰ

Abstract Ⅱ

第一章 绪 论 1

1.1 频率合成定义和研究概况 1

1.2 直接数字频率合成技术 2

1.3锁相环频率合成技术 2

1.4 小数分频与整数分频 3

1.5 频率分辨率 3

1.6 相位分辨率 3

1.7 杂散 4

1.8 相位噪声 4

1.9毕业设计的主要内容 4

第二章DDS PLL混合频综一般方案 5

2.1 PLL与DDS混频式 5

2.2 PLL内插DDS式 7

2.3 DDS激励PLL式 8

2.4 三种方案比较 9

第三章 DDS驱动PLL方案设计 10

3.1设计的要求 10

3.2 DDS驱动PLL方案 10

3.3设计参数 10

3.4设计参数评析 11

3.5电源参数 12

第四章 方案软硬件设计 14

4.1分层次设计 14

4.2 电源设计 14

4.3 70M中心带方案 17

4.4 70M中心电容耦合滤波器 19

4.5 双端转单端 23

4.6放大器设计 24

4.7分段测试端口预留设计 26

4.8 PCB版图预览 27

4.9单片机控制序列设计 28

第五章 总结 39

参考文献 41

第一章 绪 论

1.1 频率合成定义和研究概况

频率合成是指由一个或多个参考信号源通过频率域的交互运算，产生符合要求的频率稳定度、精确度的技术^[1]。

本文研究的频率合成目标为射频、微波频率源，该类型频率源是现代通信系统的核心。在5G-MIMO系统和相控阵雷达天线系统中，由于信息变化率大，为了满足系统多样性的要求，产生满足多频点、频率和相位可调、频相分辨率高、杂散低、相位噪声小等要求的本振，就需要进行频率合成技术的研究。

频率合成自发展以来主要由这几种方法实现：直接频率合成（DS）、间接频率合成(IS)、直接数字频率合成（DDS）、小数分频频率合成，以及它们的混合形式^[2]。

频率合成技术的开端是在20世纪前半叶，最开始是用器件搭建的简单的直接频率合成结构，到了中叶，开始发展处间接频率合成的雏形，借由线性伺服环路发展起来，这时的频率合成器已经拥有一般的完整的结构。一些公司如Motorola、Qualcomm、National semiconductor已经开始做集成的PLL芯片且由于PLL本身拥有良好的性能而得以发展。随着需求的多样化，原来的整数分频的基础上发展出小数分频，后来针对小数分频的杂散问题提出了Σ-Δ调制的小数分频方法，大大减少了小数分频的杂散。直接频率合成开始数字化是在20世纪下半叶的时候，最开始由J.Tireney提出，通过数字采样，转相位序列为幅度序列。现代集成电路的发展给直接数字频率合成提供了契机，其优良的性能也促进了对它的研究，一些公司如Analog Device也开始研发自己的DDS产品，推动整个频率合成市场的数字化和集成化。DDS和PLL各有利弊，且相互补充，于是就提出相结合的方案。

目前国内外对频率合成技术的研究情况为：

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