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摘 要

本文建立一个解析模型用于提高McPAT功耗分析速度。McPAT是近年来常见的一款处理器功耗评估工具，且支持多核架构。但是，由于在评估功耗时，McPAT需要通过周期精确模拟来获得统计信息作为它的输入，这个过程将产生过多的时耗。本文为了改善McPAT的输入方式，在不进行周期精确模拟的情况采集的统计信息，并通过建模获得McPAT所需的详细微架构统计信息。为了更快的获得功耗评估结果，本文所建立的解析模型通过gem5模拟器下的AtomicSimpleCPU模式下所获取统计信息作为输入，其生成的详细微架构信息作为McPAT用于功耗评估的输入。本实验测试了通过解析模型的双核处理器的最终功耗并将其结果与传统方法获得的功耗进行比较，最终的实验结果显示，本文提出的解析模型获得的最终功耗结果与传统方法相比精度误差仅约为3.60％，在没有造成重大精度损失的情况下极大地提高了功耗评估的速度，减少了功耗评估时耗问题。

关键词：McPAT，多核处理器，功耗评估

ABSTRACT

In this paper, an analytical model is established to improve the power analysis speed of McPAT.McPAT is a common processor power estimation tool in recent years, and supports multi-core architecture. However, because in evaluating power consumption, McPAT needs to obtain statistical information as its input through cycle-accurate simulations, which will result in excessive time consumption. In order to improve the input mode of McPAT, this paper collects the statistical information without cycle-accurate simulations, and obtains the detailed microstructural statistical information needed by McPAT through modeling. In order to get the power evaluation results more quickly, the analytical model built in this paper uses the statistical information obtained in the Atomic Simple CPU mode under the gem5 simulator as input, and the detailed micro-architecture information generated by the model is used as input for power evaluation by McPAT. This experiment tests the final power consumption of the dual-core processors through the analytical model and compares the results with those obtained by the traditional method. The final experimental results show that the final power consumption obtained by the proposed analytical model is only about 3.60% of the accuracy error compared with the traditional method. This model greatly improves the speed of power evaluation and reduces the time-consuming problem of power evaluation without causing significant loss of accuracy.

KEY WORDS: McPAT, multicore processor, power estimation

目 录

摘要 …………………………………………………………………………………………Ⅰ

Abstract ……………………………………………………………………………………Ⅱ

1. 绪论 …………………………………………………………………………………1

1.1引言 ……………………………………………………………………………1

1.2本文的主要研究内容 …………………………………………………………3

1. 实验工具 ……………………………………………………………………………4

2.1 Gem5模拟器介绍 ………………………………………………………………4

2.2 McPAT模拟器介绍 ………………………………………………………………5

2.3具体组件 ………………………………………………………………………6

2.3.1二进制指令工具 ……………………………………………………7

2.3.2 XML解析器 ………………………………………………………………7

2.3.3解析模型 ………………………………………………………………7

2.3.4 PARSEC基准套件 ……………………………………………………7

1. 解析模型的建模 ……………………………………………………………………9

3.1流水线行为建模 ………………………………………………………………9

3.1.1 IPC建模 ………………………………………………………………9

3.1.2分支未命中率建模 ……………………………………………………9

3.1.3译码阶段建模 …………………………………………………………10

3.1.4 RF访问与重命名阶段建模 …………………………………………11

3.1.5重排序缓冲区（ROB）建模 …………………………………………11

3.1.6指令队列建模 …………………………………………………………12

3.1.7功能单元访问建模 ……………………………………………………12

3.2内存行为建模 …………………………………………………………………12

3.2.1缓存未命中率建模 ……………………………………………………12

3.2.2缓存访问行为建模 ……………………………………………………13

3.2.3内存级并行建模 ……………………………………………………13

1. 实验结果及分析 …………………………………………………………………16

第五章 总结与展望 ………………………………………………………………………21

…………………

参考文献（References） …………………………………………………………………21致谢 …………………………………………………………………………………………23

第一章绪论

1.1 引言

在电子信息科技飞速发展的今天，嵌入式电子设备和移动设备的普及使用使得功耗已经成了当代电子系统设计的主要热点话题。近年以来，针对计算机体系结构与技术的飞速发展，处理器更新换代愈加快速，随之带来的变化最为显著得是处理器得主频迅速提高，从最初70KHz到如今的3GHz，然而，主频的提高也意味着功耗也随之增加。同时，随着制造工艺进入纳米级后，虽然单芯片上运行多个核心成为可能，但是功耗密度也随之上升，而在制造工艺更一步进入深亚微米层级，漏电流造成的功耗也显著增加。功耗的增加导致了处理器系统的不稳定性，同时也限制了计算机主频的提升，严重阻碍了高性能处理器的发展，因此如何降低功耗已成为一个亟待解决的问题。

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